Что такое ecc в оперативной памяти: Ecc-память — Википедия

Следует ли покупать память ECC? / Хабр

Джефф Этвуд,

возможно

, самый читаемый программист-блоггер, опубликовал пост

против использования памяти ECC

. Как я понимаю, его доводы такие:

1. В Google не использовали ECC, когда собирали свои серверы в 1999 году.
2. Большинство ошибок ОЗУ — это ошибки систематические, а не случайные.
3. Ошибки ОЗУ возникают редко, потому что аппаратное обеспечение улучшилось.
4. Если бы память ECC имела на самом деле важное значение, то она использовались бы везде, а не только в серверах. Плата за такого рода опциональный материал явно слишком сомнительна.

Давайте рассмотрим эти аргументы один за другим:

1. В Google не использовали ECC в 1999 году

Если вы делаете нечто только из-за того, что когда-то это сделал Google, то попробуйте:

A. Поместите свои серверы в транспортные контейнеры.

Сегодня все ещё пишут статьи о том, что это — отличная идея, хотя Google всего лишь провёл эксперимент, который был расценен как неудачный. Оказывается, даже эксперименты Google не всегда удаются. Фактически, их известное пристрастие к «прорывным проектам» («луншоты») означает, что у них имеется больше неудачных экспериментов, чем у большинства компаний. По-моему, для них это существенное конкурентное преимущество. Не стоит делать это преимущество больше, чем оно есть, слепо копируя провалившиеся эксперименты.

B. Вызывайте пожары в своих собственных центрах обработки данных.

Часть поста Этвуда обсуждает, насколько удивительными были эти серверы:

Некоторые могут взглянуть на эти ранние серверы Google и увидеть непрофессионализм в отношении опасности пожара. Не я. Я вижу здесь дальновидное понимание того, как недорогое стандартное оборудование будет формировать современный интернет.

Последняя часть высказанного — это правда. Но и в первой части есть доля правды. Когда Google начал разрабатывать свои собственные платы, одно их поколение имело проблему «роста» (1), вызвавшую ненулевое число возгораний.

Кстати, если вы перейдёте к посту Джеффа и посмотрите на фотографию, на которую ссылается цитата, то вы увидите, что на платах много кабелей-перемычек. Это вызывало проблемы и было исправлено в следующем поколении оборудования. Также можно видеть довольно неряшливо выполненную кабельную разводку, что дополнительно вызывало проблемы и что также было быстро устранено. Были и другие проблемы, но я оставлю их в качестве упражнения для читателя.

C. Создавайте серверы, которые травмируют ваших сотрудников

Острые грани одного из поколений серверов Google заработали им репутацию сделанных из «бритвенных лезвий и ненависти».

D. Создавайте свою погоду в ваших центрах обработки данных

После разговоров с сотрудниками многих крупных технологических компаний создаётся впечатление, что в большинстве компаний был такой климат-контроль, что в их центрах обработки данных образовывались облака или туман. Можно было бы назвать это расчётливым и коварным планом Google по воспроизведению сиэтловской погоды, чтобы переманивать сотрудников Microsoft. Как вариант, это мог быть план создания в буквальном смысле «облачных вычислений». А может и нет.

Обратите внимание, что всё указанное Google попробовал, а затем изменил. Делать ошибки, а затем устранять их — распространённое явление в любой организации, успешно занимающейся разработками. Если вы боготворите инженерную практику, то следует держаться, по крайней мере, за современную практику, а не за сделанное в 1999 году.

Когда Google использовал серверы без ECC в 1999 году, на них проявился ряд симптомов, которые, как в конце концов выяснилось, были вызваны повреждением памяти. В том числе индекс поиска, который возвращал фактически случайные результаты в запросы. Реальный режим сбоя здесь поучителен. Я часто слышу, что на этих машинах можно игнорировать ECC, потому что ошибки в отдельных результатах являются допустимыми. Но даже если вы считаете для себя случайные ошибки допустимыми, их игнорирование означает, что существует опасность полного повреждения данных, если только не проводить тщательный анализ с целью убедиться, что одна ошибка может лишь незначительно исказить один результат.

В исследованиях, проведённых на файловых системах, неоднократно было показано, что, несмотря на героические попытки создания систем, устойчивых к одной ошибке, сделать это крайне сложно. По существу, каждая сильно тестируемая файловая система может иметь серьёзный сбой из-за единственной ошибки (см. результаты работы исследовательской группы Андреа и Ремзи, Висконсин, если вам интересно это). Я не собираюсь нападать на разработчиков файловых систем. Они лучше разбираются в таком анализе, чем 99,9% программистов. Просто неоднократно уже было показано, что эта проблема настолько трудная, что люди не могут достаточно обоснованно обсуждать её, и автоматизированное инструментальное средство для такого анализа ещё далеко от процесса простого нажатия кнопки. В своём справочнике по компьютерной обработке складских данных Google обсуждает обнаружение и исправление ошибок, и память ECC рассматривается как самый правильный вариант, когда очевидно, что необходимо использовать исправление ошибок аппаратного обеспечения (2).

Google имеет отличную инфраструктуру. Из того, что я слышал об инфраструктуре в других крупных инфотехнологических компаниях, Google представляется лучшим в мире. Но это не значит, что следует копировать всё, что они делают. Даже если рассматривать только их хорошие идеи, для большинства компаний нет смысла копировать их. Они создали замену планировщику перехвата работ Linux, который использует как аппаратную информацию времени выполнения, так и статические трассировки, чтобы позволить им использовать преимущества нового оборудования в серверных процессорах Intel, что позволяет динамически разбивать кэш между ядрами. Если использовать это на всём их оборудовании, то Google сэкономит за неделю больше денег, чем компания Stack Exchange потратила на все свои машины за всю свою историю. Означает ли это, что вы должны скопировать Google? Нет, если на вас уже не свалилась манна небесная, например, в виде того, что ваша основная инфраструктура написана на высокооптимизированном C++, а не на Java или (не дай бог) Ruby. И дело в том, что для подавляющего большинства компаний написание программ на языке, который влечёт 20-кратное снижение производительности, — совершенно разумное решение.

2. Большинство ошибок ОЗУ — это систематические ошибки

Аргументация против ECC воспроизводит

следующий раздел исследования ошибок DRAM

(выделение дано Джеффом):

Наше исследование имеет несколько основных результатов. Во-первых, мы обнаружили, что приблизительно 70% сбоев DRAM является повторяющимися (например, постоянными) сбоями, тогда как только 30% является неустойчивыми (перемежающимися) сбоями. Во-вторых, мы обнаружили, что большие многобитовые сбои, такие как сбои, которые затрагивают всю строку, столбец или блок, составляют более 40% всех сбоев DRAM. В-третьих, мы обнаружили, что почти 5% отказов DRAM влияют на схемы на уровне платы, такие как линии данных (DQ) или стробирования (DQS). Наконец, мы обнаружили, что функция Chipkill уменьшила частоту отказов системы, вызываемих сбоями DRAM, в 36 раз.

Цитата кажется несколько ироничной, поскольку она выглядит не аргументом против ECC, а аргументом за Chipkill — определённый класс ECC. Отложив это в сторону, пост Джеффа указывает, что систематические ошибки встречаются в два раза чаще, чем ошибки случайные. Затем пост сообщает, что они запускают memtest на своих машинах, когда происходят систематические ошибки.

Во-первых, соотношение 2:1 не столь велико, чтобы просто игнорировать случайные ошибки. Во-вторых, пост подразумевает веру Джеффа, что систематические ошибки, по существу, неизменны и не могут проявиться через некоторое время. Это неверно. Электроника изнашивается точно так же, как изнашиваются механические устройства. Механизмы разные, но эффекты схожи. Действительно, если сравнить анализ надёжности чипов с другими видами анализа надёжности, то можно видеть, что они часто используют одни и те же семейства распределений для моделирования отказов. В-третьих, ход рассуждений Джеффа подразумевает, что ECC не может помочь в обнаружении или исправлении ошибок, что не только неверно, но и прямо противоречит цитате.

Итак, как часто вы собираетесь запускать memtest на своих машинах в попытках поймать эти системные ошибки и сколько потерь данных вы готовы пережить? Одно из ключевых применений ECC состоит не в том, чтобы исправить ошибки, а в том, чтобы сигнализировать об ошибках, благодаря чему оборудование может быть заменено до того, как произойдёт «silent corruption» («скрытое повреждение данных»). Кто согласится закрывать всё на машине каждый день, чтобы запустить memtest? Это было бы намного дороже, чем просто купить ECC-память. И даже если бы вы смогли убедить гонять тестирование памяти, memtest не обнаружил бы столько ошибок, сколько сможет найти ECC.

Когда я работал в компании с парком в примерно тысячу машин, мы заметили, что у нас происходят странные отказы при проверке целостности данных, и примерно через полгода мы поняли, что отказы на одних машинах более вероятны, чем на других. Эти отказы были довольно редкими (может быть, пару раз в неделю в среднем), поэтому потребовалось много времени для накопления информации и понимания, что же происходит. Без знания причины анализ логов с целью понять, что ошибки были вызваны единичными случаями инвертирования битов (с большой вероятностью), также был нетривиальным. Нам повезло, что в качестве побочного эффекта процесса, который мы использовали, контрольные суммы вычислялись в отдельном процессе на другой машине в разное время, так что ошибка не могла исказить результат и распространить это повреждение на контрольную сумму.

Если вы просто пытаетесь защитить себя с помощью контрольных сумм в памяти, есть немалая вероятность того, что вы выполните операцию вычисления контрольной суммы на уже повреждённых данных и получите правильную контрольную сумму неправильных данных, если только вы не делаете некоторые действительно необычные операции с вычислениями, которые дают их собственные контрольные суммы. А если вы серьёзно относитесь к исправлению ошибок, то вы, вероятно, всё же используете ECC.

Во всяком случае, после завершения анализа мы обнаружили, что memtest не мог обнаружить какие-либо проблемы, но замена ОЗУ на плохих машинах привела к уменьшению частоты ошибок на один-два порядка. У большинства сервисов нет такого рода контрольных сумм, которые были у нас; эти сервисы будут просто молча записывать повреждённые данные в постоянное хранилище и не увидят проблему, пока клиент не начнёт жаловаться.

3. Благодаря развитию аппаратного обеспечения ошибки стали очень редкими

Данных в посте недостаточно для такого утверждения. Обратите внимание, что поскольку использование ОЗУ возрастает и продолжает увеличиваться экспоненциально, отказы ОЗУ должны уменьшаться с большей экспоненциальной скоростью, чтобы фактически уменьшить частоту повреждения данных. Кроме того, поскольку чипы продолжают уменьшаться, элементы становятся меньше, что делает более актуальными проблемы износа, обсуждаемые во втором пункте. Например, при технологии 20 нм конденсатор DRAM может накпливать где-то электронов 50, и это число будет меньше для следующего поколения DRAM при сохранении тенденции уменьшения.

Исследование 2012 года, которое цитирует Этвуд, имеет этот график по исправленным ошибкам (подмножество всех ошибок) на десяти случайно выбранных отказавших узлах (6% узлов имели по крайней мере один отказ):

Рис. 1. Исправленные за месяц ошибки для выбранных случайным образом узлов. Количество ошибок показывает тип сбоя, возникший в каждом узле.

Речь идёт о количестве ошибок от 10 до 10 тыс. для типичного узла, у которого происходит отказ, и это — тщательно отобранное исследование с поста, утверждающего, что вам не нужна память ECC. Обратите внимание, что здесь рассматриваются узлы с ОЗУ только 16 ГБ, что на порядок меньше, чем у современных серверов, и что исследование было проведено на более старом техпроцессе, который был менее уязвим для шума, чем нынешний.

Для тех, кто привык иметь дело с проблемами надёжности и просто хочет знать значение FIT (единица измерения интенсивности отказов): исследование показывает, что значение FIT составляет 0,057-0,071 сбоев на один мегабит (что — в противоположность утверждению Этвуда — не является поразительно низким числом).

Если взять самое оптимистичное значение FIT, равное 0,057, и провести расчёт для сервера не с самой большой оперативной памятью (здесь я использую 128 ГБ, поскольку серверы, которые я вижу в настоящее время, обычно имеют ОЗУ от 128 до 1,5 ТБ), то получим ожидаемое значение 0,057 * 1 000 * 1 000 * 8 760 /1 000 000 000 = 0,5 сбоя в год на каждый сервер. Обратите внимание, что это относится к сбоям, а не к ошибкам. Из графика выше видно, что сбой может легко вызвать сотни или тысячи ошибок в месяц. Ещё нужно отметить, что есть несколько узлов, у которых нет ошибок в начале исследования, но ошибки появляются позже.

Компания Sun/Oracle серьёзно столкнулась с этим несколько десятилетий назад. Транзисторы и конденсаторы DRAM становились всё меньше, как это происходит и сейчас, а использование памяти и кэши росли, так же как и в настоящее время. Столкнувшись, с одной стороны, со всё уменьшающимся транзистором, который был менее стойким к временному нарушению и более сложным в изготовлении, а, с другой стороны, с растущим встроенным кэшем, подавляющее большинство поставщиков серверов ввело ECC в свои кэши. Компания Sun решила сэкономить несколько долларов и не использовать ECC. Прямым результатом было то, что ряд клиентов Sun сообщил о периодических повреждении данных. В результате затем Sun несколько лет занималась разработкой новой архитектуры с кэшем на ECC и заставляла клиентов подписывать NDA для замены чипов.

Конечно, невозможно постоянно скрывать подобные вещи, и когда они всплыли, репутация Sun по созданию надёжных серверов получила сильный удар, во многом похожий на случай, когда Sun пыталась скрыть плохие показатели производительности, введя в свои условия использования запрет на бенчмарки.

Ещё одно замечание: когда вы платите за ECC, вы платите не просто за память ECC — вы платите за детали (процессоры, платы), которые являются более качественными. Такое легко можно видеть с частотой отказа дисков, и я слышал, что многие замечают такое в своих личных наблюдениях.

Если приводить общедоступные исследования: насколько помню, группа Андреа и Ремзи несколько лет назад выпустила документ SIGMETRICS, который показал, что вероятность сбоя при чтении у диска SATA в 4 раза выше, чем у диска SCSI, а вероятность скрытого повреждения данных — в 10 раз выше. Это соотношение сохранялось даже при использовании дисков одного изготовителя. Нет особой причины думать, что интерфейс SCSI должен быть более надёжным, чем интерфейс SATA, но речь идёт не об интерфейсе. Речь идёт о покупке высоконадёжных серверных компонентов по сравнению с клиентскими. Возможно, конкретно надёжность диска вас не интересует, потому что у вас всё на контрольных суммах, и повреждения легко находятся, но есть некоторые виды нарушений, которые обнаружить труднее.

4. Если бы память ECC имела, действительно, важное значение, то её использовали бы везде, а не только в серверах.

Немного перефразируя этот аргумент, можно сказать, что «если бы эта характеристика была, действительно, важна для серверов, то она использовалась бы и в не-серверах». Можно применить этот аргумент к довольно большому количеству аппаратных средств сервера. На самом деле это одна из наиболее неприятных проблем, стоящих перед крупными поставщиками облачных решений.

У них достаточно рычагов воздействия, чтобы получать большинство компонентов по подходящей цене. Но поторговаться получится только там, где есть более одного жизнеспособного поставщика.

Одной из немногих областей, где нет каких-либо жизнеспособных конкурентов, является производство центральных процессоров и видеоускорителей. К счастью для крупных поставщиков, видеоускорители им обычно не нужны, нужны процессоры, много — уже давно так сложилось. Было несколько попыток поставщиков процессоров войти на серверный рынок, но всегда каждая такая попытка с самого начала имела фатальные недостатки, делавшие очевидной её обречённость (а это часто проекты, требующие не менее 5 лет, т.е. необходимо было потратить очень много времени без уверенности в успехе).

Усилия Qualcomm получили много шума, но, когда я общаюсь с моими контактами в Qualcomm, они все говорят мне, что сделанный в данный момент чип предназначен, по существу, для пробы. Так получилось, потому что компании Qualcomm нужно было узнать, как сделать серверный чип, у всех тех специалистов, которых она переманила из IBM, и что следующий чип будет первым, который, можно надеяться, станет конкурентоспособным. Я возлагаю большие надежды на Qualcomm, а также на усилия ARM по созданию хороших серверных компонентов, но эти усилия пока не дают желаемого результата.

Почти полная непригодность текущих вариантов ARM (и POWER) (не считая гипотетических вариантов впечатляющего чипа ARM от Apple) для большинства рабочих нагрузок серверов с точки зрения производительности на доллар совокупной стоимости владения (TCO) — эта тема немного в стороне, поэтому я оставлю её для другой публикации. Но дело в том, что Intel имеет такую позицию на рынке, что может заставить людей платить сверху за серверные функции. И Intel это делает. Кроме того, некоторые функции действительно важнее для серверов, чем для мобильных устройств с несколькими гигабайтами оперативной памяти и энергетическим бюджетом в несколько ватт, мобильных устройств, от которых всё равно ожидают периодические вылеты и перезагрузки.

Заключение

Следует ли покупать ECC-ОЗУ? Это зависит от многого. Для серверов это, вероятно, хороший вариант, учитывая затраты. Хотя на самом деле трудно провести анализ затрат/выгод, потому что довольно сложно определить ущерб от скрытого повреждения данных или затраты на риск потерять полгода времени разработчика на отслеживание перемежающихся сбоев, только чтобы обнаружить, что они вызваны использованием памяти без ECC.

Для настольных компьютеров я тоже сторонник ECC. Но если вы не делаете регулярные бэкапы, то вам полезнее вложиться в регулярные бэкапы, чем в ECC-память. И если у вас есть резервные копии без ECC, то вы можете легко записать повреждённые данные в основное хранилище и реплицировать эти повреждённые данные в резервную копию.

Спасибо Прабхакару Рагде, Тому Мерфи, Джею Вайскопфу, Лии Хансон, Джо Уайлдеру и Ральфу Кордерою за обсуждение / комментарии / исправления. Кроме того, спасибо (или, может быть, не-спасибо) Лии за то, что убедила меня написать этот устный экспромт как пост в блоге. Приносим извинения за любые ошибки, отсутствие ссылок и возвышенную прозу; это, по существу, запись половины обсуждения, и я не объяснил условия, не предоставил ссылки или не проверил факты на том уровне детализации, как я обычно делаю.

1. Одним из забавных примеров является (по крайней мере, для меня) магическая самовосстанавливающаяся плавкая перемычка. Хотя реализаций много, представим себе плавкую перемычку на чипе как некоторый резистор. Если вы пропускаете через неё какой-то ток, то вы должны получить соединение. Если ток слишком большой, то резистор разогреется и, в конце концов, разрушится. Это обычно используется для отключения элементов на микросхемах или для таких действий, как задание тактовой частоты. Основной принцип состоит в том, что после сгорания перемычки нет возможности вернуть её в исходное состояние.

Давным давно жил да был производитель полупроводниковых устройств, который немного поторописля со своим производственным процессом и несколько чрезмерно уменьшил допуски в некотором технологическом поколении. Через несколько месяцев (или лет) соединение между двумя концами подобной перемычки смогло снова появиться и восстановить его. Если вам повезёт, то такая перемычка будет чем-то вроде старшего бита множителя тактовой частоты, который в случае его изменения будет выводить чип из строя. Если не повезёт, то это приведёт к скрытому повреждению данных.

Я слышал от многих людей в разных компаниях о проблемах в этом технологическом поколении этого производителя, так что это не были отдельные случаи. Когда я говорю, что это забавно, я имею в виду, что забавно услышать эту историю в баре. Менее забавно обнаружить через год тестирования, что некоторые из ваших чипов не работают, потому что их установки для перемычек бессмысленны, и необходимо переделать ваш чип и отложить выпуск на 3 месяца. Кстати, эта ситуация с восстановлением плавкой перемычки — ещё один пример класса ошибок, остроту которых можно сгладить с помощью ECC.

Это не проблема Google; я упоминаю об этом только потому, что многие люди, с которыми я общаюсь, удивлены тем, каким образом аппаратное обеспечение может выйти из строя.

2. Если вы не хотите копаться во всей книге, то вот нужный фрагмент:

В системе, которая может выдержать ряд отказов на программном уровне, минимальное требование, предъявляемое к аппаратной части, заключается в том, что сбои этой части всегда обнаруживаются и сообщаются программному обеспечению достаточно своевременно, чтобы позволить программной инфраструктуре ограничить их и принять соответствующие действия по восстановлению. Необязательно, чтобы аппаратное обеспечение явно справлялось со всеми сбоями. Это не означает, что оборудование для таких систем должно быть спроектировано без возможности исправления ошибок. Всякий раз, когда функциональные возможности исправления ошибок могут быть предложены с разумной ценой или сложностью, поддержка их часто окупается. Это означает, что, если аппаратная коррекция ошибок была бы чрезвычайно дорогостоящей, то система могла бы иметь возможность использования более дешёвой версии, которая предоставляла бы возможности только обнаружения. Современные системы DRAM являются хорошим примером ситуации, в которой мощная коррекция ошибок может быть предоставлена при очень низких дополнительных затратах. Однако смягчение требования об обнаружении аппаратных ошибок было бы намного сложнее, поскольку это означало бы, что каждый программный компонент был бы обременён необходимостью проверки его собственного правильного выполнения. На начальном этапе своей истории Google пришлось иметь дело с серверами, на которых у DRAM отсутствовал даже контроль чётности. Создание индекса веб-поиска состоит, по существу, из очень большой операции сортировки/слияния, использующей длительно несколько машин. В 2000 году одно из ежемесячных обновлений веб-индекса Google не прошло предварительную проверку, когда обнаружилось, что некоторое подмножество проверенных запросов возвращает документы, по-видимому, случайным образом. После некоторого исследования в новых индексных файлах была выявлена ситуация, которая соответствовала фиксации бита на нуле в определённом месте в структурах данных, что было негативным побочным эффектом потоковой передачи большого количества данных через неисправный чип DRAM. В структуры данных индекса были добавлены проверки непротиворечивости, чтобы свести к минимуму вероятность повторения этой проблемы, и в дальнейшем проблем такого характера не было. Однако следует отметить, что этот способ не гарантирует 100% обнаружения ошибок в проходе индексации, так как не все позиции памяти проверяются — инструкции, например, остаются без проверки. Это сработало потому, что структуры данных индекса были настолько больше, чем все другие данные, участвующие в вычислении, что наличие этих самоконтролируемых структур данных делало очень вероятным, что машины с дефектным DRAM будут идентифицированы и исключены из кластера. Следующее поколение машин в Google уже содержало обнаружение чётности в памяти, и как только цена памяти с ECC опустилась до конкурентного уровня, все последующие поколения использовали ECC-DRAM.

Как узнать поддерживает ли материнская плата ECC

Оперативная память (ОЗУ) — важнейший компонент компьютера. В ней выполняются запущенные приложения и обрабатываются данные собственно операционной системы или какие-либо другие данные. Обычно она представляет собой отдельные устанавливаемые на материнскую плату модули. Они могут быть разного формата (DIMM или SO-DIMM), могут иметь различный объём, иметь различное предназначение.

Существует несколько видов модулей. В этой статье мы рассмотрим ECC-память, узнаем чем она отличается от обычной (non-ECC), а также какую именно память поддерживает ваша материнская плата. Этот вопрос актуален, так как ECC-память зачастую значительно дешевле обычной, что делает её покупку более выгодной. Однако, ECC-память требует совместимого с ней оборудования (материнской платы и процессора), это тоже надо иметь ввиду.

Поддержка ECC памяти материнской платой

Для начала хорошо бы узнать, что такое ECC-память. Это оперативная память с автоматическим обнаружением и коррекцией спонтанно возникающих ошибок. Их причиной могут быть электромагнитные помехи или что-либо другое. ECC-память может быть также и серверной (в названии появляется приставка Registered). Модули такой памяти будут работать только на серверных материнских платах, поддерживающих ECC Registered.

Практически во всех случаях наличие поддержки ECC-памяти указывается производителем в спецификациях материнской платы. Зайдите на сайт производителя платы для того, чтобы посмотреть эти спецификации. Сделать это можно в посвящённом материнским платам разделе на сайте AMD (в данном случае, естественно, только для чипсетов AMD):

Указав название платы в строке поиска, перейдите на сайт производителя по ссылке:

В спецификациях платы ищите пункт, содержащий информацию о поддержке памяти. Там и будет сказано о наличии или отсутствии поддержки ECC-памяти. Для данной статьи в качестве примера была взята материнская плата ASRock B450 Pro4:

Однако, работоспособность ECC-памяти зависит не только от материнской платы, но и от установленного на неё процессора. Нужно чтобы и материнская плата, и процессор имели поддержку ECC-памяти одинакового типа (Registered или не Registered). Без этого ничего работать не будет. Также стоит отметить, что модули non-ECC (обычной) и ECC-памяти несовместимы между собой.

Выводы

Теперь вы знаете как узнать поддерживает ли материнская плата ECC память. При выборе оперативной памяти, материнской платы и процессора нужно быть внимательным. Если вы захотите использовать ECC-память, убедитесь, что ваши материнская плата и процессор поддерживают такой вид памяти. Информация об этом имеется в документации к этим комплектующим, а также на сайте производителя. Узнайте предназначение приобретаемых модулей памяти. Если они создавались для использования в сервере (имеют приставку Registered), проверьте совместимость этого вида памяти с вашими материнской платой и процессором.

Если вы нашли ошибку, пожалуйста, выделите фрагмент текста и нажмите Ctrl+Enter.

Настройка подсистемы памяти в BIOS SETUP

Пожалуй, наиглавнейшим моментом в вопросе четкого функционирования компьютера является настройка параметров различных подсистем из BIOS Setup, мимо которой пройти просто невозможно. Основная система ввода/вывода (BIOS — Basic Input Output System) является своего рода «прослойкой» между аппаратной (комплектующие) и программной (операционная система) частями ПК. В ней содержится информация относительно установленных компонент и общих настроек всей системы. Однако большинство установок имеют свою специфику, определяя некоторые особенности и тонкости функционирования управляемых ими подсистем. Систему можно настроить на максимальную эффективность, установив соответствующие параметры на максимально возможные значения с точки зрения производительности, но при этом нет никакой гарантии, что компьютер будет работать надежно и без сбоев. С другой стороны, систему можно настроить на максимальную отказоустойчивость, «загрубив» при этом производительность. Каждая из этих крайностей имеет свои плюсы и минусы, поэтому обычно стремятся достичь «золотой середины», варьируя значения соответствующих пунктов настройки BIOS Setup. Таким образом, можно получить оптимально сбалансированные параметры и добиться максимально возможной производительности при обеспечении стабильного функционирования ПК.

Основными моментами в данном вопросе являются установки параметров, предназначенных для конфигурирования системного ОЗУ (оперативной памяти): всевозможные задержки, специфические режимы работы, общие схемы функционирования и т.д. — все, что касается этого вопроса можно найти в разделе «Advanced Chipset Setup» (или «Chipset Features Setup») в BIOS Setup.

Auto Configuration

Этот пункт в настройке является, пожалуй, основным, однако встречается не в каждой системе — точнее сказать, на всех материнских платах для 486-совместимых процессоров и на большей части Pentium-совместимых материнских плат. Он определяет возможность изменений в настройках подсистемы памяти типа FPM DRAM и EDO DRAM, указывая длительность цикла обращения (минимальный промежуток времени в течение которого можно выполнить циклическое обращение по произвольный адресам) к данным: 60ns (оптимизировано для микросхем памяти с временем доступа 60ns), 70ns (оптимизировано для микросхем памяти с циклом доступа 70ns) и Disable (в данном случае разрешить «ручную» настройку имеющихся параметров подсистемы памяти). При асинхронной передаче данных гарантируется, что определенная операция будет полностью осуществлена за фиксированный промежуток времени, поскольку в данном случае функционирование памяти не привязывается к частоте системной шины. Поэтому, если данные появляются сразу за фронтом системного синхросигнала, то они будут считаны лишь по приходу следующего фронта тактового импульса. Значения 60/70 ns данного пункта указывают системе, что надо использовать предустановки, занесенные производителем материнской платы заранее, которые обеспечивают стабильную работу памяти, исходя из установленной длительности цикла доступа. Понятно, что при этом наверняка теряется некоторая часть максимально возможной производительности. Поэтому, чтобы дать возможность проведения гибкой конфигурации, этот параметр необходимо установить в положение Disable, открыв доступ к другим установкам настройки подсистемы памяти.

DRAM Read Timing

Параметр, характеризующий скорость чтения данных из массива памяти. Сам массив представляет собой некое подобие координатной сетки, где есть положение по горизонтали (адрес строки) и по вертикали (адрес столбца). Упрощенно, на пересечении каждого конкретного адреса строки и столбца находится единичный «строительный элемент» массива — ячейка памяти, которая представляет собой ключ (транзистор) и запоминающий элемент (конденсатор). Логическое состояние ячейки (физически — заряд в конденсаторе) представляется довольно просто: есть заряд — «1», нет заряда — «0».

Для чтения содержимого из одной ячейки памяти в самом простом случае необходимо пять тактов. Сначала на шину выставляется адрес строки (первая половина полного адреса ячейки памяти). Затем подается строб RAS# (Row Address Srobe), который является своего рода контрольным сигналом (защелка адреса строки), подтверждающим полученный адрес строки для записи в специально отведенное место — регистр микросхемы памяти. После этого передается адрес столбца (вторая половина полного адреса ячейки памяти), следующим тактом за которым идет сигнал подтверждения принимаемого адреса (защелка адреса столбца) — CAS# (Column Address Strobe). И, наконец, следует операция чтения из ячейки памяти, контролируемая сигналом разрешения записи — WE# (Write Enable). Однако если считываются соседние ячейки, то нет надобности передавать каждый раз адрес строки или столбца, и процессор «считает», что необходимые данные расположены по соседству. Поэтому на считывание каждой последующей ячейки понадобится уже три такта системной шины. Отсюда и берет свое начало существование определенных схем функционирования (тайминги, в широком смысле этого понятия, обычно означающего временной параметр) конкретного фундаментального типа ОЗУ: xyyy-yyyy-…, где x — количество тактов шины, необходимое для чтение первого бита, а у — для всех последующих.

Так, цикл доступа процессора к памяти состоит из двух фаз: запроса (Request) и ответа (Response). Фаза запроса состоит из трех действий: подача адреса, подача запроса на чтение и подтверждение (необязательно). В фазу ответа входит выдача запрашиваемых данных и подтверждение приема. Довольно часто происходит чтение четырех смежных (соседних) ячеек, поэтому многие типы памяти специально оптимизированы для данного режима работы, и в сравнительных характеристиках быстродействия обычно приводится только количество циклов, необходимое для чтения первых четырех ячеек. В данном случае речь идет о пакетной передаче, которая подразумевает подачу одного начального адреса и дальнейшую выборку по ячейкам в установленном порядке — такого рода трансфер улучшает скорость доступа к участкам памяти с заранее определенными последовательными адресами. Понятно, что в случае необходимости чтения данных с непоследовательного адреса в «цепочке» пакетной передачи возникает разрыв и первый бит следующего произвольного обращения (адреса) считается со стандартным пятитактным доступом, описаваемым выше. Обычно процессор формирует адресные пакеты на четыре передачи данных вперед, поскольку предполагается, что система автоматически возвратит данные из указанной ячейки и трех следующих за ней. Преимущество такой схемы очевидно: на передачу четырех порций данных требуется всего одна фаза запроса.

Например, для памяти типа FPM DRAM применяется схема 5333-3333-…, в отличие от первой разновидности динамического ОЗУ, где применялась самая простая — 5555-5555-… Для памяти EDO DRAM после первого считывания блока данных увеличивается время доступности данных того ряда, к которому происходит доступ в настоящий момент, при этом уменьшается время получения пакета данных, т.к. схема доступа уже 5222-2222-… Синхронное ДОЗУ типа SDRAM, в отличие от асинхронного (FPM и EDO), «свободно» от передачи в процессор сигнала подтверждения и выдает/принимает данные в строго определенные моменты времени (только совместно с сигналом синхронизации системной шины), что исключает несогласованность между отдельными компонентами, упрощает систему управления и дает возможность перейти на более «короткую» схему работы: 5111-1111-… Аналогичную временную диаграмму имеет и пакетное ДОЗУ на основе схемы расширенного доступа к данным (BEDO DRAM) — последняя разновидность асинхронного типа динамической памяти.

Поэтому в рассматриваемом пункте меню настройки можно встретить варианты допустимых значений для циклов обращения к памяти: x333 или x444 оптимально подходит для FPM DRAM, x222 или x333 — для EDO DRAM, и x111 или x222 — для BEDO DRAM (и SDRAM). Варьируя эти параметры и стараясь использовать более короткую диаграмму для конкретного типа памяти, можно добиться некоторого повышения производительности.

DRAM Write Timing

Параметр, аналогичный по принципу предыдущему, с той разницей, что происходит настройка произведения операций записи. Для фундаментальных типов памяти FPM DRAM и EDO DRAM значение рассматриваемого параметра одинаково, поскольку выигрыш от принципа EDO можно получить только на операциях чтения. Соответственно, устанавливаемые значения аналогичны «DRAM Read Timing», принимая во внимание особенности архитектуры используемой памяти.

Fast RAS-to-CAS Delay

Установка, характеризующая задержку в циклах тактового сигнала между стробами RAS# и CAS# (как уже говорилось, по сигналам RAS# и CAS# внутрикристальные триггеры фиксируют части полного адреса — строки и столбца), за которую данные из накопителя ДОЗУ передаются на выходные усилители (SenseAmp, играющие роль временного буфера и усилителя уровня, поскольку сигнал, выходящий из микросхемы, достаточно слабый), и обычно составляющую 2ns. Эта задержка вводится умышленно и необходима для того, чтобы было достаточно времени для однозначного определения адреса строки (сигнал RAS#) и столбца (сигнал CAS#) ячейки. Иными словами, данный параметр характеризует интервал между выставлением на шину контроллером памяти сигналов RAS# и CAS#. Понятно, что чем меньше данное значение, тем лучше, однако не стоит забывать, что за ним стоит возможность самих микросхем памяти реализовать установленную задержку, поэтому выбор здесь неоднозначен.

DRAM RAS Precharge Time

Параметр, определяющий время повторной выдачи (период накопления заряда, подзаряд) сигнала RAS#, т.е. через какое время контроллер памяти будет способен снова выдать сигнал инициализации адреса строки. Это связано с необходимостью проведения фаз обновления содержимого ячеек памяти. Данная установка может принимать значения 3 или 4 (в циклах шины), и во временном отношении аналогична предыдущей — чем меньше, тем лучше. Иногда возможен вариант, когда можно выставить конкретную схему циклов регенерации или прямо указать время обновления содержимого строки памяти, выражаемое в микросекундах (ms).

Для поддержания целостности информации заряд конденсаторов следует периодически обновлять (регенерировать), читая содержимое всего ряда целиком и заново перезаписывая. Устройствам памяти с динамической «природой» присущ один довольно серьезный недостаток — высокая вероятность образования ошибки, когда данные, записанные в определенную ячейку, при считывании могут оказаться иными, что связано с циклами регенерации заряда в ячейке памяти. Для контролирования и исправления этого недостатка существует два способа проверки целостности данных: контроль бита четности и код коррекции ошибок. Как уже упоминалось, элементарная ячейка динамической памяти состоит из одного конденсатора и запирающего транзистора, что дает возможность достичь большей плотности размещения элементов (большее количество ячеек на единицу площади) по сравнению со статической. С другой стороны, данная технология имеет ряд недостатков, главным из которых является то, что заряд, накапливаемый на конденсаторе, теряется со временем. Несмотря на то, что при топологии конденсаторов ячеек динамической памяти используется хороший диэлектрик с электрическим сопротивлением в несколько тераом (х10¹² Оhm), заряд теряется достаточно быстро, так как размеры одного конденсатора микроскопические, а емкость мизерна — порядка 10^-15 F. При такой емкости на одном конденсаторе накапливается всего порядка 40000 электронов.

Среднее время утечки заряда в массиве ДОЗУ составляет порядка сотни или даже десятков миллисекунд, поэтому его необходимо перезаряжать с 64ms интервалом, согласно требованиям JEDEC Std 21-C. Данные из ядра считываются и передаются на усилители уровня, после чего, не поступая на выход, записываются обратно в массив. Стандартно, банк микросхемы памяти (массив ячеек, имеющий определенную организацию структуры, состоящей из строк и столбцов) содержит или 2k, или 4k, или 8k строк (точнее, или 2048, или 4096, или 8192), доступ к которым позволяет производить одновременную регенерацию всего массива, относящегося к этой строке. Как бы то ни было, наилучшая схема регенерации заключается не в одновременном обновлении содержимого ячеек всех строк, а в поочередном обновлении индивидуально каждой строки. В результате, взяв за основу 4k-массив (средняя плотность), можно вычислить стандартную нормальную схему регенерации одной строки, поделив полный цикл обновления на количество строк: 64000ms/4096=15.625ms. В случае, если банк содержит более 4k строк, любые две строки могут обрабатываться одной командой, или все решается простым кратным увеличением частоты регенерации — с точностью до наоборот, если банк содержит менее 4096 строк. Если рассматривать возможные варианты решения проблемы обновления содержимого массива ДОЗУ, на данный момент известны три различных метода регенерации данных.

Регенерация одним RAS (ROR — RAS Only Refresh). В данном случае адрес регенерируемой строки передается на шину адреса, в ответ на что выдается сигнал RAS# (точно так же, как при чтении или записи). При этом выбирается строка ячеек, и данные из них временно поступают на внутренние цепи (точнее, на выходные усилители уровня) микросхемы, после чего записываются обратно. Так как сигнала CAS# не следует, цикл чтения/записи не начинается. В следующий раз передается адрес следующей строки и так далее, пока не восстановятся все ячейки, после чего цикл регенерации повторяется. Недостатком этого метода, безусловно, является то, что занимается шина адреса, и в момент регенерации блокируется доступ к другим подсистемам компьютера. Это сильно снижает общую производительность, поскольку подобного рода регенерацию в микросхемах памяти необходимо осуществлять довольно часто.

CAS перед RAS (CBR — CAS Before RAS). При нормальном цикле чтения/записи сигнал RAS# всегда приходит первым, а за ним следует CAS#. Если же CAS# приходит раньше RAS#, то начинается специальный цикл регенерации (CBR), при котором адрес строки не передается, а микросхема использует свой собственный внутренний счетчик, содержимое которого увеличивается на 1 (дискретное инкрементирование) при каждом цикле CBR. Этот режим позволяет регенерировать память не занимая шину адреса, что, безусловно, более экономично в плане использования системных ресурсов.

Механизм автоматической регенерации (AutoPrecharge) или саморегенерации (SEREf — SElf REfresh) обычно используется в режиме энергосбережения, когда система переходит в состояние «сна» и формирователь синхросигналов деактивируется. Режим расширенной регенерации (EREf — Extended REfresh) не является отдельным методом, характеризующим саму способность микросхемы, а, как и сокращенная (REREf — REduce REfresh), определяет только режим периодичности обновления содержимого массива относительно нормального цикла (Normal, 15.625ms), и состоит в «подмножестве» цикла саморегенерации. При EREf энергия экономится потому, что теперь регенерацию страницы (строки) можно производить значительно реже: скажем, через 125.2ms, а не через 15.625ms, как это происходит при стандартной регенерации. Сокращенная регенерация рекомендуется к использованию в микросхемах памяти большой емкости (64Mbit устройства и более емкие) и в модулях памяти с большим количеством микросхем (16 и более). Саморегенерация используется в периоды микропотребления (общее состояние системы — Suspend), когда содержимое микросхемы памяти регенерируется самостоятельно путем инкрементирования своего внутреннего счетчика — это значит, что все функции управления можно выключить. В таком состоянии обновление данных в ячейках по вышеописанным методам невозможно, потому как некому посылать сигналы на регенерацию, и микросхема памяти делает это сама — в ней запускается свой собственный генератор, который тактирует ее внутренние цепи.

Так, метод ROR использовался еще в первых микросхемах DRAM и на данный момент практически не применяется. Метод CBR активно используется в микросхемах EDO DRAM. Саморегенерация рекомендована для систем на основе SDRAM и поддерживает значения: 3.906ms (0.25х-сокращенная), 7.812ms (0.5х-сокращенная), 15.625ms (нормальная), 31.25ms (2х-расширенная), 62.5ms (4х-расширенная) и 125.2ms (8х-расширенная). Понятно, что сама способность конкретной микросхемы памяти (контролируемая со стороны «закрытых» установок в BIOS или саморегенерация) определяется архитектурно и зависит от типа используемой памяти. Однако выставив наибольший временной цикл, можно «не вписаться» в общую временную диаграмму, поэтому производитель модуля памяти такого рода информацию просто заносит в специально отведенное место — микросхему SPD, которой оснащено большинство современных модулей DIMM. В случае, если таковой микросхемы на используемом модуле нет, то можно, при условии, что это позволяет гибкая настройка BIOS Setup, самостоятельно выставить периодичность проведения регенерации, исходя из стандартных 15.625ms для 4k массива банка, кратно уменьшая (сокращенная) цикл при увеличении количества строк, или увеличивая (расширенная) цикл при уменьшении количества строк — все зависит от логической организации (количество банков и структура банка) микросхемы и их количества в конкретном модуле памяти.

MA Wait State

Период ожидания до переключения адреса, который позволяет установить или снять дополнительный такт задержки до начала обращения к конкретной микросхеме памяти (подача сигнала выбора кристалла, CS#). Своего рода «контрольной точкой» срабатывания является переключение сигнала MA# (Memory Address) с одно- или двухтактным опережением CS#. Более подробно этот пункт будет рассмотрен ниже применительно к синхронным системам.

DRAM R/W Leadoff Timing

Данный пункт характеризует число тактов, затрачиваемое подсистемой памяти при подготовке выполнения операции чтения/записи данных, определяя их количество на шине до выполнения операции в самой микросхеме. При этом возможны следующие значения: 8/7 и 7/5 — количество тактов для чтения/записи соответственно. Как и любой параметр, характеризующий задержку, его необходимо стараться установить с меньшим значением.

Speculative Leadoff

Параметр, включающий (Enable) и выключающий (Disable) режим опережающей выдачи сигнала чтения (READ), разрешение которого позволяет выдавать его немного ранее, чем адрес будет декодирован (однозначно определен при помощи стробов RAS# и CAS#). Поскольку на определение адреса необходимой ячейки требуется определенное время, система теряет такты, которые могут использоваться с пользой. Поэтому включение этого параметра дает возможность считать следующий адрес ячейки, пока идет процесс определения координаты ячейки, адрес которой считался ранее. Данный прием также позволит в некоторой степени сэкономить время и уменьшить количество «холостых» тактов системной шины.

DRAM ECC/Parity Select

Параметр, управляющий режимами контроля целостности данных: кода коррекции ошибки (ECC — Error Correction Code) и проверки четности (Parity). Нередко встречается также пункт «DRAM Data Integrity Mode».

По характеру ошибки памяти можно разделить на два типа. Временные ошибки (сбои, Soft Errors), связанные с воздействием космических лучей, альфа-частиц, посторонних и внутренних шумов, приводят обычно к однократному изменению информации, и чаще всего данные записываются в ту же ячейку повторно без ошибок. Постоянные ошибки (отказы, Hard Errors), возникающие вследствие неисправности самих микросхем памяти, зачастую приводят к потере информации в целом столбце или даже во всей микросхеме.

В случае использования схемы Parity один бит четности сохраняется в специально выделенной области памяти вместе с каждыми восемью битами информации. Бит четности формируется так: подсчитывается количество «единиц» в двоичном представлении байта: если оно четное, то данный бит принимает значение «1», если нет — «0». После этого данные записываются в оперативную память. При считывании этого байта данных из ячейки к нему «приписывается» бит четности и затем анализируется 9bit значение. Если в этом числе нечетное количество единиц, то бит четности «обрезается» и байт информации передается на обработку — в противном случае генерируется ошибка четности и работа компьютера приостанавливается с выдачей сообщения. Если изменено четное количество бит информации, проверка бита четности не сработает. Однако, несмотря на то, что схема контроля четности может выявлять максимум двухбитные ошибки, исправлять их она не способна.

Механизм ECC может не только выявлять, но и исправлять ошибки, а также генерировать ошибку четности. Обычно данная схема работы основывается на использовании кодов Хемминга (помехоустойчивые коды), позволяющих выявлять и исправлять один неверный бит или же найти две и исправить одну ошибку (корректирующие свойства кода определяются его избыточностью). Коррекция ошибок намного сложнее контроля четности и используется в системах, где необходима передача большого количества информации с минимальной вероятностью ошибки. В любом случае, будь то схема Parity или ECC, использование данных типов памяти может снизить производительность: если контроль четности может «затормозить» систему на 2—3 %, то у ECC этот показатель иногда доходит до 10% в зависимости от сложности используемого алгоритма. Кроме этого, 72bit модуль ECC дороже своего обычного 64bit «аналога» при условии одинаковой емкости, поэтому выбор использования данных типов памяти на ПК является исключительно делом каждого.

Наличие в ПК модуля, поддерживающего схему ECC, определяется самой системой, и если таковые не обнаружены, пункт меню «DRAM Data Integrity Mode» изменить невозможно — «серое» поле с индикацией «Non-ECC». Разрешение (Enable) же пункта «DRAM ECC/Parity Select» при условии, что в системе используются соответствующие модули памяти, приводит к активации контроля коррекции ошибки или к включению механизма контроля четности.

SDRAM Configuration

Параметр, определяющий способ настройки подсистемы памяти на основе SDRAM и принимающий значения: by SPD (необходимые параметры считываются из специальной микросхемы последовательного детектирования, устанавливаемой на модуле памяти, и полностью оптимально согласованы с типом и индивидуальными характеристиками установленных на нем микросхем) или Manual (разрешено варьировать определенные параметры «вручную», причем соответствующие пункты меню этих параметров становятся доступными для изменения). Суть данной установки сводится к тому, что в случае использования схемы Manual разрешается доступ к изменению параметров «SDRAM CAS Latency Time», «SDRAM RAS-to-CAS Delay» и «SDRAM RAS Precharge Time», которые образуют основную тайминговую схему работы памяти (CL-t_RCD-t_RP соответственно) и позволяют осуществлять более гибкую настройку подсистемы на основе синхронного ДОЗУ — все аналогично рассматриваемому ранее параметру «Auto Configuration». В случае использования схемы SPD требуемые значения автоматически загружаются из микросхемы EEPROM, в которой производитель конкретного модуля памяти заранее «прошивает» необходимые значения временных параметров (таймингов), гарантируя стабильную работу.

При синхронной работе с памятью операции выполняются строго с тактами системного генератора. При этом само управление синхронного ДОЗУ несколько усложняется относительно асинхронного, поскольку приходится вводить дополнительные защелки, хранящие адреса, данные и состояния сигналов управления. В результате этого вместо продолжительности цикла доступа, применяющегося для характеристики в асинхронных системах, для описания быстродействия SDRAM прибегают к указанию длительности периода синхросигнала (t_CLK — Clock time — величина, обратно пропорциональная частоте следования синхроимпульсов). Поэтому в некоторых разновидностях BIOS возможно указание непосредственно длительности периода синхросигнала: 7ns (максимальная частота функционирования данного модуля — 143MHz, следовательно, используемые временные схемы будут оптимизированы для устройств памяти с параметром -7, указываемом непосредственно на самой микросхеме), 8ns (максимальная частота функционирования данного модуля — 125MHz, поэтому временные установки будут оптимизированы для приборов памяти с параметром -8) и 10ns (максимальная частота функционирования данного модуля — 100MHz, поэтому временные установки будут оптимизированы для микросхем памяти с параметром -10), которые работают аналогично описываемым ранее в пункте «Auto Configuration», но встречаются сравнительно редко.

Стандартно, массив микросхемы содержит логические банки (Bank), количество и организация которых определяется индивидуальностью (фундаментальностью) самой архитектуры и конечной емкостью микросхемы. Банки содержат логические строки (Row), называемые также страницами (Page, во избежание путаницы с физическими строками), которые, в свою очередь, содержат столбцы (Column) — матрица, образуемая такой иерархией, и является ядром микросхемы памяти. Строка — это объем считываемых или записываемых данных в один из нескольких банков ядра. Столбцы — подмножества строк, которые считываются или записываются в индивидуальных фазах операций чтения/записи.

Рассмотрим последовательно продвижение данных по микросхеме. Обычно цикл начинается по приходу команды активизации банка, которая выбирает и активирует необходимый банк и строку в его массиве. В течение следующего цикла информация передается на внутреннюю шину данных и направляется на усилитель уровня (как говорилось ранее, своего рода «накопитель», играющий роль как усилителя сигнала, так и временного буфера). Когда усиленный уровень сигнала достигает необходимого значения, данные запираются (Latch) внутренним синхросигналом — этот процесс, именуемый задержкой между определением адреса строки и столбца (t_RCD — RAS#-to-CAS# Delay), занимает 2—3 цикла системной шины (количество периодов синхросигнала). После этой задержки команда чтения может подаваться совместно с адресом столбца, чтобы выбрать адрес первого слова (в данном случае, объем данных, передаваемых за один цикл, равный ширине шины данных микросхемы памяти), которое надо считать с усилителя уровня. После выставления команды чтения выполняется двух- или трехтактная задержка строба выбора столбца (задержка сигнала CAS# — CAS# Latency или просто CL), в течение которой данные, выбранные из усилителя уровня, синхронизируются и передаются на внешние выводы микросхемы (линии DQ). За первым словом следуют остальные в течение каждого последующего синхросигнала, отрабатывая полную установленную длительность пакета (Burst Length) — количество непрерывно передаваемых слов за одну фазу передачи данных. Лишь после того, как вся информация передалась, данные можно возвратить обратно из усилителя в строку пустых ячеек массива для восстановления его содержимого, что занимает 2—3 тактовых цикла. Справедливости ради необходимо заметить, что вопреки правильной записи последовательности t_RCD-CL-t_RP обычно основная тайминговая схема имеет вид CL-t_RCD-t_RP, таким образом указывая степень важности составляющих ее параметров. Динамический, а значит обладающий свойством ослабевания сигнала и утечки, по своей природе массив ячеек должен регенерировать их содержимое. Периоды восстановления заряда устанавливаются регенерирующим контроллером программы мониторинга, выполняемой счетчиком регенерации (Refresh Counter) — подобное восстановление требует 7—10 циклов, в течение которых поток данных прерывается.

Процедура записи в рассмотрении временной схемы доступа аналогична фазе чтения с разницей в дополнительном интервале t_WR, характеризующем период восстановления интерфейса после проведения операции. Иными словами, период восстановления в фазе записи — это обычно двухтактная задержка между окончанием выдачи данных на шину (последний импульс по Data Bus) и инициированием нового цикла. Этот временной интервал обеспечивает восстановление интерфейса после проведения операции записи и гарантирует корректность ее выполнения. В результате, по окончанию передачи последнего слова в фазе записи, строка банка, к которой происходит обращение, входит в стадию регенерации не сразу, а по истечении дополнительной задержки, минимальное значение которой обуславливается наименьшим интервалом, в течение которого ожидается корректное завершение текущей операции записи. Поэтому время активности страницы в фазе записи становиться больше значения t_RAS фазы чтения на длительность периода восстановления, t_WR.

SDRAM CAS Latency Time

Задержка выдачи сигнала CAS# для микросхемы синхронного ДОЗУ является одной из важнейших характеристик и обозначает минимальное количество циклов шины (Clock Period) от момента «фиксации» запроса данных стробом CAS# до момента их устойчивого определения и считывания. Предполагается, что на момент прихода фронта сигнала CAS# на адресных входах имеются правильные данные. Однако, поскольку везде существуют временные задержки (в том числе и внутри самой микросхемы), то специально отводится некоторое время на их преодоление, причем в силу разброса параметров задержки для разных адресных линий могут быть разными — это и есть в данном случае CAS Latency (CL), а CL2 и CL3 — время вводимой задержки в тактах (2 и 3 соответственно). Чем меньше задержка — тем больше скорость работы с памятью, но и тем больше риск, что данные попадут «не по адресу», что непременно вызовет сбой. Устойчивость к подобным сбоям — есть устойчивость по CL.

Иными словами, CL — это задержка между формированием логикой управления кристалла микросхемы команды чтения и доступностью к чтению первого слова. Если регистрация (опознавание приемником сигнала конкретного логического уровня) команды чтения происходит по фронту такта N, а CL составляет M тактов, то соответствующие данные будут доступны через N+M тактов. Однако, для обеспечения гарантированной выдачи данных, транзисторы выходных цепей линий данных включаются на один такт раньше (N+M-1), т.е. на них выводятся данные с неопределенными (на тот момент) уровнями, в результате чего контроллер памяти ожидает еще один такт, и только после этого принимает поступающие данные. При использовании CL2 для модулей, рассчитанных для данной частоты на CL3, выходные цепи могут не успеть выставить нужный уровень (и обеспечить номинальный ток) для точного представления данных на шине и может возникнуть ошибка.

SDRAM RAS-to-CAS Delay

Аналогичного рода параметр (Fast RAS-to-CAS Delay), определяемый как t_RCD, описывался ранее, и в данном случае может принимать значения 2 или 3, устанавливая двух- и трехтактную задержку от начала передачи команды активизации конкретного логического банка до момента приема команды чтения/записи по приходу фронта CAS# (переход в активный низкий уровень). Другими словами, после подачи команды активизации банка, строку, к которой происходит обращение, необходимо предварительно зарядить (выполнить цикл накопления заряда, Precharge) до момента поступления команды чтения (определяемой адресом столбца). Это означает, что данные передаются из массива памяти на внутрикристальный выходной усилитель уровня с задержкой 2 или 3 цикла. Необходимо понимать, что рассматриваемая задержка сама по себе играет довольно незначительную роль в общей задержке при условии попадания в страницу и/или чтения данных из открытой страницы. Тем не менее, далеко не в каждом BIOS можно варьировать значение данной задержки по причине отсутствия соответствующего параметра, однако в действительности t_RCD учитывается также в значении «Bank X/Y Timing».

SDRAM RAS Precharge Time

Длительность подзаряда строки — t_RP. В данном случае микросхема DRAM с двумя/четырьмя банками (логическая организация) позволяет «скрыть» это время, чтобы обеспечить непрерывный ввод/вывод данных: в то время, когда происходит какая-либо операция с одним банком памяти, другой успевает регенерировать (обновить данные). Проще говоря, данный параметр позволяет определять быстрое (Fast) или медленное (Slow) накопление заряда по линии RAS# до начала цикла регенерации. Установка значения Fast увеличивает быстродействие, однако может привести к нестабильности работы. Slow же действует наоборот — повышает стабильность работы компьютера, однако увеличивает время, затрачиваемое на цикл регенерации данных. Поэтому рекомендуемое значение Fast следует устанавливать в случае уверенности в качестве микросхем памяти. Обычно встречаемые значения 2 и 3 данного пункта определяют количество тактов системной шины, необходимых для восстановления данных в странице, к которой происходило обращение.

Вообще, задержка, обуславливаемая накоплением заряда в строке, необходима для перемещения данных обратно в массив (закрытие банка/страницы) до момента прихода команды активизации следующего банка. Так, 30—60 % от общего количества передаваемых запросов на чтение теряется в пределах одной страницы (Page), стандартно называемая строкой логического банка), что получило название попадания в страницу (Page Hit). Поэтому в данном случае нет необходимости активизировать банк, так как данные уже находятся в странице, и все, что требуется — это изменить адрес столбца посредством выдачи сигнала CAS#. Если запрашиваемые данные не найдены в пределах данной страницы, их необходимо вернуть обратно в массив и закрыть банк.

Если запрашиваемые данные существуют в одном и том же банке, но в разных строках, необходимо подать команду перезаряда, чтобы банк закрылся (промежуток, составляющий длительность подзаряда), а новая команда активизации банка откроет правильную строку (задержка t_RCD), где размещаются необходимые данные. Позднее, через промежуток CL, команда чтения придет по правильно выбранному адресу. В результате количество циклов общей задержки (схема t_RCD-CL-t_RP), описываемое как 2-2-2, составляет 6 тактов, а схема 3-3-3 увеличивает ее до 9.

Если запрашиваемые данные расположены в разных строках, нет необходимости тратить время на ожидание закрытия первого банка, поэтому задержка t_RP в данном случае не учитывается. Следовательно, остается только задержка выдачи сигнала CAS# и интервал RAS#-CAS#. Вообще, данная схема немного упрощена, поскольку если данные находятся в одном банке, но в разных строках, то банк необходимо не просто закрыть, а еще и реактивировать. Поэтому каждый банк имеет очень малое время, в течение которого он остается открытым, и длительность цикла t_RC становится довольно критическим фактором.

Для микросхемы памяти, которая вошла в фазу саморегенерации (SEREf), необходим определенный интервал времени для ее возвращения обратно в активное состояние. Как уже говорилось ранее, в случае ввода устройства в фазу Self-Refresh все входные интерфейсы переводятся в состояние DtC (Don’t Care), а тактовый вход CKE деактивируется, после чего моментально включается внутрикристальный счетчик регенерации. В этот период микросхема памяти является пассивным относительно системы устройством и не отвечает на команды, поскольку интерфейс синхронизации деактивирован. После проведения фазы внутренней регенерации механизм внешней синхронизации активизируется и устройство возвращается в активное состояние по команде Refresh Exit. Тем не менее, полная фаза активизации с момента начала подачи сигнала CKE до готовности принять первую команду от контроллера занимает 4—7 тактов и называется Refresh RAS Assertion.

SDRAM Cycle Time Tras/Trc

Параметр, характеризующий быстродействие микросхемы SDRAM (динамику массива) и определяющий отношение интервала, в течение которого строка открыта для переноса данных (t_RAS — RAS# Active time), к периоду, в течение которого завершается полный цикл открытия и обновления ряда (t_RC — Row Cycle time), также называемого циклом банка (Bank Cycle Time).

По умолчанию устанавливается значение 6/8 — более медленное, но более стабильное, чем 5/6. Однако, 5/6 быстрее сменяет циклы в SDRAM, но может не оставлять строки (ряды) открытыми на период времени, достаточный для полного завершения транзакции, что особенно справедливо для SDRAM с частотой синхронизации более 100MHz. Следовательно, для начала рекомендуется попробовать установить 5/6 в целях увеличения производительности SDRAM, но, если система становится нестабильной, следует изменить на 6/8. Также данный параметр можно встретить в виде [t_RAS, t_RC]. Например, для некоторых базовых логик данные установки могут иметь следующие значения: для серии i82815xx — [5T, 7T] или [7T, 9T], для серий наборов VIA — [5T, 7—8 T] или [6T, 8—9 T], и для ALi MAGiK1 — [3—10 T, 4—15 T].

Цикл банка определяет количество тактов, необходимых после выставления команды активизации банка до начала фазы перезаряда. Другими словами, после открытия страницы ее необходимо поддерживать в открытом состоянии некоторый промежуток времени до того как она снова закроется. Параметр t_RC определяет минимальное количество тактов от момента начала обращения к строке до тех пор, пока банк реактивируется. Поскольку фаза перезарядки имеет задержку 2—3 такта, то полный цикл банка является суммой времени активности сигнала RAS# и интервала обновления данных в странице: t_RС=t_RAS+t_RP, где t_RAS=t_RCD+CL определяется как задержка отклика (Latency), характеризующая промежуток времени между регистрацией полученной команды и моментом начала передачи ассоциируемых с командой данных. Таким образом, t_RС характеризует общее количество циклов, входящих в основную тайминговую схему t_RCD-CL-t_RP. Так, серия i82815xx поддерживает схемы [5T, 7T] или [7T, 9T], откуда видно, что период подзаряда фиксирован и составляет два цикла шины (2T). Серия базовых логик от VIA определяет интервал t_RAS по значениям 5T и 6T, что говорит о плавающем значении t_RP в 2 или 3 такта соответственно, однако они не прямо доступны, а являются частью «микса» установок.

Текущие микросхемы SDRAM имеют продолжительность цикла ядра 50—60 ns. С другой стороны, это означает, что теоретически микросхема, синхронизирующаяся на частоте 133MHz (7.5ns период), имеет значение t_RC=7T, откуда можно определить текущий цикл ядра: 7х7.5ns=52ns. Если частоту синхронизации увеличить, количество циклов, соответственно, тоже увеличится, чтобы укладываться в 50ns окно. Проведя расчет, можно отметить теоретический предел частоты синхронизации SRDAM в 183MHz при текущих параметрах (9T), что означает 49.2ns цикл ядра. Интересной особенностью является то, что в ранних ревизиях i82815 серии схема выглядела как [5T, 7T] или [6T, 8T], что определяет предел частоты синхронизации в районе 166MHz. Для 100MHz синхросигнала, с целью получения максимально возможной производительности, цикл банка необходимо установить как 5/7, а для 133MHz шины, как 5/8 или 6/8 — в зависимости от того, насколько сильно требуется «разогнать» интерфейс.

В связи с этим, наиглавнейшим вопросом считается определение минимально возможного интервала активности страницы (сигнала RAS#) и что повлечет за собой выход за пределы его допустимых значений (t_RAS Violation). После того, как сигнал RAS# активизировал банк, данные запираются в усилителе уровня. Например, имеется две линии, идущие параллельно, из которых одна сигнальная, а другая — связанная. Эта схема работает по принципу чередования, где каждая линия может быть и сигнальной, и опорной. Усилитель уровня дифференцирует напряжение между заряженной линией данных и опорной, и усиливает относительно слабый сигнал — это необходимо делать, чтобы восстанавливать информацию в ячейках. Сигнальные линии имеют четко определенную емкость, которая уменьшается с увеличением заряда. Если фаза перезаряда (стирание всей информации со строки данных для активизации следующего банка — строчный доступ) начинает выполняться до момента, пока уровень сигнала не стабилизировался достаточно для возможности восстановления первоначального содержимого страницы, четко определенная длительность активности страницы (сигнала RAS#) нарушается (t_RAS Violation), результатом чего является полная потеря данных или в лучшем случае неверное их восстановление. Другими словами, t_RAS — это время, необходимое для накопления полного заряда в строке и восстановления данных до начала цикла следующего передзаряда. В свою очередь, перезаряд является командой, закрывающей страницу или банк, поэтому t_RAS также характеризуется как минимальное время активности страницы. Если к этому добавить еще и длительность цикла перезаряда, то в результате получится общее количество тактов, необходимое для открытия и закрытия банка, именуемое циклом банка (t_RC) — то, о чем велась речь ранее.

SDRAM MA Wait State

Для систем на основе синхронного ДОЗУ контроллеру памяти необходимо послать несколько сигналов доступа, чтобы выполнить полную фазу обращения к конкретной микросхеме памяти: CS# (выбор кристалла), MA (адрес памяти), WE# (разрешение записи) RAS# (строб подтверждения адреса строки) и CAS# (строб подтверждения адреса столбца). Любой доступ к памяти включает в себя эти сигналы в разных вариациях в зависимости от типа выполняемой операции. Например, без сигнала выбора кристалла все последующие команды не будут восприняты микросхемой.

Так, все адресные линии, идущие от контроллера памяти к подсистеме, соединяются со всеми микросхемами памяти на всех модулях, что обуславливает значительную (в зависимости от общего количества микросхем) логическую нагрузку для контролера, который должен посылать правильный конечный адрес всем микросхемам в составе модуля(ей). Поэтому рекомендуется соблюдение 1—2-тактного опережения адресной и другой специфической информации до подачи сигнала CS#. В результате дается возможность подавать адрес и другие специфические командные сигналы с 0- (Fast, не включает никакого состояния ожидания перед подачей сигнала CS#), 1- (Normal, один такт опережения команды выбора кристалла) или 2- (Slow, опережение команды выбора кристалла в 2Т) тактным опережением сигнала выбора кристалла.

Таким образом, если модуль памяти содержит, например, всего 4 или 8 микросхем, то в этом случае рекомендовано значение Fast. Если модуль памяти имеет 16 или 18 устройств, то для него подойдет однотактное опережение. Если более 18 микросхем памяти (Registered DIMM) — 2T. В сложных конфигурациях подсистемы с использованием нескольких модулей с разной логической и физической организацией необходим более глубокий практический анализ.

SDRAM Bank Interleaving

Механизм чередования логических банков микросхемы памяти (не путать с режимом чередования физических банков — переключение физических строк, поделенных на сегменты с собственной логикой управления для каждого, — реализация которого требует присутствия сложной аппаратной адаптивной логики и специальной разводки сигнальных трасс подсистемы памяти) позволяет «коммутировать» циклы регенерации и доступа (конвейеризация): в то время, как один логический банк проходит цикл обновления содержимого, другой находится в активном состоянии и отрабатывает цикл обращения. Это улучшает эффективность функционирования подсистемы памяти (реальную пропускную способность приближает к теоретической пиковой) относительно неоптимизированного механизма (предвыборка) и «скрывает» время обновления содержимого каждого отдельного банка.

Так, чипы памяти ДОЗУ с емкостью массива 16Mbit и менее используют одноблочную матрицу (один логический банк). Некоторые 16Mbit и все 32Mbit микросхемы имеют уже двухбанковую внутреннюю архитектуру. Устройства с емкостью ядра 64Mbit и выше организованы четырехбанковой логической структурой, разделенной внутренними магистралями и трассами ввода/вывода.

Разделение логического массива ядра на четыре части позволяет использовать интерфейс выбора кристалла для управления всеми логическими банками одновременно и дает возможность держать сразу по одной открытой странице в каждом банке (если, конечно, используется независимая структура построения). Это дает возможность производить доступ без необходимости смены действительного адреса месторасположения необходимых данных — адреса строк и столбцов используются совместно между всеми логическими банками в пределах одной микросхемы. Вследствие этого контроллер может перенаправлять обращения от одного внутреннего банка к другому, производя необходимые операции. Данные перемежения и получили названия чередующихся обращений, которые дают преимущество, когда при закрытии одного логического банка данные продолжают поступать в/из другого, создавая непрерывный поток. Таким образом, в случае промаха в страницу, фаза перезаряда строки является системно-прозрачной операцией. Тем не менее, одновременное открытие сразу всех логических банков (обращение к конкретной странице в каждом) невозможно, поскольку команды активизации в данном случае могут подаваться с минимальной задержкой в один такт.

Иными словами, базисная идея чередующихся обращений заключается в доступе от одного банка к другому, когда соответствующие страницы открыты в каждом банке — этот момент требует высокой степени концентрированности данных в системном ОЗУ. Обычно команда активизации может открыть один банк в определенный момент времени (предвыборка), а затем считать данные после задержки t_RCD+CL. Однако, практически сразу же, после посылки команды активизации одного банка, контроллер памяти может послать команду активизации другого в этом же цикле, таким образом открыв следующий банк. Если контроллер точно знает какие данные следует передать в другой банк, он может послать команду чтения без трешинга (Trashing, режим интенсивной передачи данных при нехватке системной памяти) пакета данных первого банка. В этом случае делается возможным переход от одного банка к другому с задержкой лишь в один цикл (Bank-to-Bank Latency, задержка перехода «банк-банк») между пакетами из четырех слов (BL=4). В дополнение, фазы накопления заряда и закрытия банка могут выполняться в «фоновом режиме» в процессе считывания данных из перемежающихся банков.

Известны три режима чередования: обычный (No Interleave), двухбанковое чередование (2-Way Interleave, данные коммутируются между двумя логическими банками) и четырехбанковое чередование (4-Way Interleave, данные коммутируются между четырьмя логическими банками). Режим чередования логических банков работает только в том случае, если последовательно запрашиваемые адреса находятся в разных банках — иначе транзакции данных происходят по обычной схеме No Interleave. В этом случае системе придется простаивать время прохождения обращения и цикл регенерации, после чего запрос повторится. Тем не менее, поддержка конкретного режима должна быть реализована еще и на уровне конкретного приложения. Вообще, любая программа, сильно зависящая от процессорного кэша (объема, типа и иерархии), не способна оптимально использовать режимы чередования по простой причине ограниченности размера страницы, и данные из кэша могут потеряться. В результате, чередование банков может отрицательно сказаться на производительности, поскольку неправильный открытый банк необходимо закрыть до выполнения следующего цикла доступа к данным.

Bank X/Y DRAM Timing

Параметр, включающий в себя сумму t_RCD+t_RP+Bank Interleaving и разделяющийся на схемы: SDRAM 8—10 ns, Normal, Medium, Fast и Turbo — оптимизированные под «одноименную» производительность настройки, которые производитель материнской платы прописывает в BIOS сам (схема, подобная описываемому ранее «Auto Configuration» и «SDRAM Configuration»). Так, значения соответствующих настроек BIOS, которые устанавливают управляющие регистры контроллера памяти в определенное состояние, обычно выглядят следующим образом:

Тайминги некоторых оптимальных настроек подсистемы памяти SDRAM

Важно заметить, что нет никакой разницы между установками SDRAM 8—10, Medium и Fast, поскольку все они имеют одинаковые значения основных временных параметров. Исключение составляет лишь Turbo, которая уменьшает t_RCD до 2T (количество тактов шины), что может стать причиной нестабильной работы модулей на микросхемах EMS HSDRAM 150MHz. Еще более важно, что четырехбанковое чередование (4-Way Bank Interleaving) сокращает время активности сигнала RAS# до 5 тактов, определяя общую длительность цикла банка 8T. С позиции производительности Normal ничем не отличается от SDRAM 8—10, Medium и Fast, но демонстрирует интересные результаты: установкой t_RCD в 2T при включенном четырехбанковом чередовании можно получить нестабильно функционирующую систему.

DRAM Command Rate

Параметр, устанавливающий задержку поступления команд в память (CMD Rate). Собственно, это понятие является синонимом задержки декодирования контроллером командно-адресной информации. За этим параметром скрывается выбор необходимого физического банка общего адресуемого пространства установленной системной памяти. Физический банк (физическая строка) — это интерфейс, определяющийся шириной шины данных управляющего устройства (контроллера памяти). Микросхемы традиционного синхронного ДОЗУ (SDRAM) соединяются параллельно с интерфейсом данных контроллера, вместе образуя строки, количество которых характеризует, в частности, нагрузочную способность подсистемы памяти. Только один физический банк может быть доступен в определенный момент времени, а выбор необходимого определяется декодированием адреса. В случае, если система укомплектована однострочным модулем памяти (одна физическая строка — конфигурация, при которой суммарная ширина шины данных всех микросхем памяти в составе модуля равна ширине интерфейса данных контроллера памяти), вариантов выбора кроме единственного не существует. Если система основана на двухстрочных модулях, то управляющее устройство должно осуществить интеллектуальный выбор (при помощи команды CS#, выбор кристалла) правильного банка, где содержится необходимая информация. Например, два модуля с двухстрочной физической организацией (полный физический банк — максимальная нагрузка, при которой суммарная ширина шины данных всех микросхем памяти в составе модуля в два раза больше ширины интерфейса данных контроллера памяти) дают уже четыре возможных варианта, один из которых будет правильным.

Декодирование адресного пространства занимает относительно много времени (пропорционально общему объему установленной памяти и организации подсистемы), поэтому контроллеры памяти DDR-интерфейса различных базовых логик (например, VIA Apollo Pro266 и KT266), как правило, имеют две разные программируемые задержки команд для адаптации режима работы с разным типом используемой памяти и конфигурации — 1T или 2T. В стандартном режиме работы задержка с—оставляет 2 цикла, означающие, что команда запирается в микросхеме по второму фронту строба после отработки команды выбора кристалла (CS#). После этого отрабатываются команды активизации банка, чтения и перезаряда в отведенный им фиксированный интервал времени. Рассматриваемая дополнительная задержка применяется исключительно в случае выполнения первоначального доступа (Initial Access, также именуемый произвольным доступом), принимая во внимание то, что все подпоследовательные команды выставлены в очередь в соответствии с установленными в BIOS задержками. Поэтому задержка поступления команды дает эффект только при произвольных доступах.

Как было указано выше, при произвольном доступе команда активизации банка запирается по второму фронту синхросигнала — именно такой механизм применяется в модулях памяти с применением микросхем-регистров — Registered DIMM, — которые уменьшают нагрузку на систему синхронизации и играют роль транзитных буферов, где происходит перераспределение адресов. Также регистры применяются для трансляции команд и их последующей передачи в микросхему памяти с задержкой в 1 такт. В этом случае CMD Rate является критическим фактором. Например, в подсистеме с четырьмя двухстрочными Registered DIMM контроллер памяти управляет только четырьмя микросхемами-регистрами, а не конкретно каждой микросхемой памяти отдельно, что положительно сказывается на общей нагрузке, создаваемой модулями на подсистему памяти. Неудобство состоит в том, что сами регистры, как и положено в синхронных системах, работают согласовано с задающим сигналом, при чем командно-адресная информация транслируется с задержкой в 1Т, передаваясь уже по следующему фронту синхросигнала. Поэтому контроллеры, оптимизированные для работы CMD Rate в 2T при использовании в системе модулей памяти, содержащих микросхемы-регистры, ожидают появления данных на выходе на один такт раньше, чем Registered DIMM могут выдать — отсюда и возникают ошибки в работе. Таким образом, нормально спроектированные системы должны содержать контроллер памяти, учитывающий ранее упоминавшуюся задержку 2T, включающую этот дополнительный цикл ожидания.

Для небуферизированных модулей памяти (Unbuffered DIMM) контроллер снимет дополнительный такт задержки, уменьшив общую до 1 цикла, что говорит о запирании команды по следом идущему фронту тактового сигнала и экономии одного такта при каждом следующем произвольном доступе к памяти. В свою очередь, это увеличивает реальную пропускную способность в зависимости от того, насколько загружена шина памяти и сколько случайных доступов выполнено.

Сама способность обработки команд с задержкой 1T зависит от таких факторов, как частота синхронизации шины памяти, количество микросхем на модуле памяти (чем больше микросхем, тем больше времени понадобится контроллеру, чтобы выбрать необходимую), качество используемого модуля, общее количество используемых модулей памяти в системе (прямо связано с количеством микросхем в составе одного модуля) и удаленность модуля от контроллера (протяженность сигнальных трасс от выводов контроллера до выводов микросхемы памяти с учетом количества переходов).

После детального рассмотрения становится ясно, что параметр CMD Rate является довольно значимым фактором в системах с унифицированной архитектурой памяти (подробнее ниже), которая содержит интегрированный графический контроллер без дополнительного дисплейного кэша. Поскольку пропускную способность подсистемы памяти делят между собой все подсистемы, теперь уже включая и видео-, то становится очевидным, что с увеличением разрешающей способности и глубины цвета, нагрузка на единое в данном случае системное ОЗУ возрастает не линейно.

SDRAM Banks Close Policy

Контроль над операциями закрытия логических банков микросхемы синхронного ДОЗУ введен специально из-за того, что устройства с определенной логической организацией работают не совсем корректно в системах, основанных на некоторых базовых наборах. Например, контроллер памяти, находящийся в составе хаба FW82815 базового логического набора i82815, позволяет держать одновременно открытыми до четырех страниц в раздельных логических банках (для микросхемы памяти с четырехбанковой логической организацией это значит — по одной странице на каждый банк) — грубо говоря, этот механизм эквивалентен чередованию банков (Bank Interleaving). Поэтому, если произошло попадание в страницу, логика попытается выбрать альтернативную политику (проще говоря, принять определенное решение): выполнить фазу закрытия банка и всех открытых страниц или закрыть только страницу (Close Page), в которую произошел промах. Если принято решение о закрытии одной страницы, другие могут оставаться открытыми, в результате чего доступ «банк-банк» возможен лишь с дополнительной задержкой в 1 такт. В случае, если запрашиваемые данные найдены в открытой странице, доступ к ним может быть произведен немедленно (Seamlessly). Однако данные установки параметра связаны с определенным риском, поскольку в случае промаха в страницу (Page Miss), соответствующая строка будет закрыта для проведения цикла перезаряда и откроется уже по проcшествии полного установленного цикла задержек. В случае применения политики закрытия всех банков (Close All Banks) последующий доступ будет считаться холостым (бесполезным), поскольку банки нельзя закрыть до момента прихода команды начала следующего цикла. Плюс, после закрытия банка необходимо произвести его реактивизацию, на что потребуется определенное количество дополнительных тактов.

SDRAM Speculative Read

Параметр, разрешающий (Enable) или запрещающий (Disable) производить опережающее чтение в SDRAM-базируемой подсистеме памяти. Это значит, что его включение позволяет выдавать сигнал разрешения записи (WE#) немного ранее, чем адрес будет декодирован (однозначно определен). Этот режим подобен «Speculative Leadoff» и снижает общи

Оперативная память: виды, увеличение | Вторая жизнь Айтишника

Что такое оперативная память?

Оперативная память – это оперативное запоминающее устройство (ОЗУ), в которой в процессе работы компьютерной техники хранятся выполняемые входные, выходные и промежуточные данные, обрабатываемые центральным процессором.

В процессе запуска операционной системы оперативка содержит данные программ и ОС. Объем оперативной памяти на прямую оказывает влияние на решение одновременно запущенных задач. То есть, чем больше объем ОЗУ, тем больше задач в состоянии обработать компьютер. Также очень часто используется видеокартой как видеопамять, в этом случае в системе Windows доступна не вся оперативная память.

Виды оперативной памяти

На сегодняшний день выпущено четыре вида оперативной памяти: DDR, DDR2, DDR3, DDR4. Они также делятся на 2 форм фактора: DIMM – для компьютеров, SO-DIMM – для ноутбуков. Эти два типа абсолютно разные, их невозможно спутать, для компьютеров они вытянутые, для ноутбуков – короткие. Рассмотрим каждое поколение ОЗУ в отдельности.

DDR – первый тип памяти, ему более 20 лет. Использует напряжение 2.6В. Спецификации DDR SDRAM:

DDR2 – второе поколение оперативной памяти, впервые появилась в 2003 году. Использует напряжение 1.8В. Спецификации DDR2:

DDR3 – это третье поколение, и оно делится на три типа с различным напряжением: DDR3 – 1.5В, DDR3L – 1.35В, DDR3U – 1.25В. Выпуск всех модификаций с 2007 по 2010 год. Спецификации DDR3:

DDR4 – это последнее поколение на сегодняшний день, в массовое производство поступила в 2014 году. Потребляемое напряжение 1.2В. Имеет большее количество различных таймингов. Спецификации DDR4:

Каждый вид оперативной памяти имеет разное расположение замка, поэтому физически не возможно вставить планку памяти в неродной слот, даже если вы перепутали вид. Чтобы было более понятно, посмотрите на картинку ниже. Замерить расстояния замка можно с помощью линейки, указано в сантиметрах.

Как вы наверное заметили, каждое последующее поколение потребляет меньше энергии, но выдает более высокую производительность. Что придает эффективность в работе и минимальные энергозатраты.

Далее в следующих трех подзаголовках вы сможете более детально ознакомиться с тонкостями планок озу, которые в последствии влияют на запуск и работоспособность компьютера. Рекомендую внимательно прочитать.

Типы оперативной памяти

Есть несколько типов памяти SDRAM, отличить их можно с помощью маркировки на модуле озу, обычно указывается в названии модели (информации на стикере), присутствует один из символов: U, L, E, R, F, S.

• U (Unbuffered) или U-DIMM – небуферизированная память. Самая обычная оперативная память, маркируется обычно как с буковой U, так и без. А может быть U (Ultra Low Voltage) – планка памяти, работающая на ультра низком напряжении, всего 1,25 V. Так что, ознакомьтесь с характеристиками материнской платы и оперативной памяти. Пример маркировки: DDR3 / PC3-10600U / PC3-10600U; на озу для ноутбука DDR3 / DDR3 PC3-10600 / PC3-10600S (S – означает SODIMM, формфактор для ноутбука, детальнее описано ниже).
• L (Low Voltage) или LR-DIMM – низковольтная оперативная память, для DDR3L составляет 1,35 V. Такую память можно подключить к любой материнской плате с форм-фактором DDR3, будет прекрасно работать. А вот оперативка DDR3 на материнской плате DDR3L работать не будет. Пример маркировки: DDR3L / PC3-10600L / PC3L-10600.
• E или ECC. ECC-память – это тип памяти, которая определяет ошибки системной памяти и исправляет их. Такая память является обычной небуфоризированной и используется в основном на серверах. Поэтому, если у вас установлена не серверная материнская плата, то память ECC вам скорее всего не подойдет. Физически, в слот памяти она встанет без каких-либо проблем, но изображение вы можете не получить. То есть, у вас в характеристиках материнской платы должна быть указана поддержка ECC-памяти, тогда запуститься.
• R (Registered) или LR-DIMM – регистровая память, используется для серверов. Практически всегда выпускается с ECC и микросхемой “буфером”. То есть регистровая память является буферизированной, она позволяет подключить максимальное количество серверных модулей памяти к шине, не перегружая ее. Такая серверная память 100% не работает на обычной материнской плате, только на серверной. Пример маркировки: DDR3 PC-10600R / вместо буквы R, также может быть REG.
• F (Fully Buffered) или FB-DIMM – буферизированная память, используется для серверов (на обычных стационарных компьютерах не функционирует). Данная технология работает через последовательную шину к контроллеру памяти, а не через параллельную, производит буферизацию сигналов и данных. Размеры не отличаются от обычной оперативной памяти, за исключением форм выступов.
• S или SO-DIMM – форм фактор для ноутбуков. Размер планки памяти короче, чем у DIMM (десктопных). Может маркироваться: DDR3 / DDR3 PC3-10600 / PC3-10600S.

Расположение чипов

Перед тем, как приобрести оперативную память, рекомендую ознакомиться с мануалом к вашей материнской плате. Зачастую пользователь, приобретая и устанавливая новую память, сталкивается с такой проблемой, как синий экран с ошибкой или черный экран. Этому, как правило, служит два случая: расположение чипов памяти на модуле озу и тайминги. О втором опишу ниже, в следующем подзаголовке.

Существуют модули озу с распайкой чипов на одной стороне и с двух сторон. Например, зачастую планка памяти DDR3 с чипами лишь с одной стороны – не подходит на материнские платы старых поколений (с сокетами Intel 775, 1156 и тд, AMD AM2, AM3, FM2 и тд), а с двухсторонней распайкой чипов являются универсальными и поддерживаются всеми материнскими платами.

Вот как выглядят модули оперативной памяти с распайкой чипов с одной стороны (рис. А) и с двух сторон (рис. Б).

Оперативная память с распаянными чипами с одной стороныОперативная память с распаянными чипами с двух сторон

Тайминги

На что следует обратить внимание перед покупкой, так это на частоту и тайминги. Подбирайте тайминг тот же, что и у вас на установленной планке памяти. Если поддерживаемые тайминги разнятся, то вы получите черный экран.

У оперативных памятей с одинаковыми, на первый взгляд, характеристиками, могут быть отличия с таймингами. Например, озу Goodram GR1333D364L9/2G [DDR3, 2 ГБ, 1333 МГц, PC10600] имеет тайминги 9-9-9-24, а Kingston ValueRAM KVR13N9S6/2 [DDR3, 2 ГБ, 1333 МГц, PC10600] 9-9-9-36. Старайтесь подбирать одинаковые поддерживаемые тайминги, в этом случае, вероятность, что компьютер выдаст черный экран, сводится к минимуму.

Как увеличить оперативную память

Тут, в принципе, нет ничего сложного. Чтобы увеличить оперативную память, предварительно отключаем блок питания компьютера с помощью кнопки или вытаскиваем кабель питания из сети; у ноутбука вытаскиваем зарядное устройство, снимаем аккумуляторную батарею. Открываем корпус компьютера или ноутбука, на материнской плате возле модулей оперативной памяти указан форм фактор ОЗУ, по нему вы сможете понять какой тип памяти поддерживает ваше устройство. Но я рекомендую снять модуль, установленный в вашем ПК и посмотреть поколение, тип, название и подобрать схожий с вашими характеристиками, о чем писал чуть выше.

Что касается увеличения оперативки DDR3. Все материнские платы, поддерживающие DDR3, также поддерживают DDR3L, но не наоборот. То есть, материнки, выпущенные под DDR3L, не поддерживают оперативную память DDR3.

Надеюсь данная статья многим читателям внесла ясность по вопросам оперативной памяти.

Лучшее «Спасибо» — ваш репост

Что такое оперативная память ECC и как она работает?

Большие данные становятся только больше. Поскольку все больше организаций полагаются на постоянно растущие объемы информации, точность и целостность данных становятся важнее, чем когда-либо.

Всякий раз, когда данные передаются, обрабатываются или хранятся, существует неотъемлемый риск их потери или повреждения — с потенциально ужасными последствиями. Но с такими технологиями, как ECC RAM, можно свести к минимуму эти риски и обеспечить максимально безопасное управление данными.

Что такое ОЗУ ECC?

В нашем предыдущем обзоре RAM (оперативной памяти) мы объяснили, как память компьютерной системы функционирует как высокопроизводительное временное рабочее пространство для обработки данных.

ECC RAM или ОЗУ с кодом исправления ошибок — это специализированный тип памяти, который определяет и исправляет наиболее распространенные ошибки, которые в противном случае могли бы привести к повреждению данных или сбоям системы. Они известны как однобитовые ошибки и сами требуют пояснений.

Что такое однобитовые ошибки?

Бит — это одиночная двоичная цифра (1 или 0), восемь битов образуют байт — исторически наименьшая единица адресуемой памяти, считываемая компьютерами как одиночное число или буква.Однобитовая ошибка — это когда электрический заряд бита меняется, переводя его с 0 на 1 или наоборот.

Причины однобитовых ошибок бывают двух основных видов: жесткие и мягкие. Серьезные однобитовые ошибки вызваны физическими факторами, такими как изменение температуры или мощности, а также нагрузкой на оборудование. Мягкие однобитовые ошибки возникают из-за факторов, которые труднее наблюдать, таких как магнитные помехи и даже космические лучи.

В любом случае результат однобитовой ошибки будет одинаковым.Ошибка, затрагивающая одну двоичную цифру, может не казаться концом света, но перевернутый бит может серьезно повлиять на важные данные.

Что предотвращает ECC RAM?

Хотя однобитовая ошибка может быть безвредной или иметь сравнительно слабый эффект (например, неправильно окрашенный пиксель в изображении), она в равной степени может привести к полностью искаженному файлу или к сбою системы. В приложениях, обрабатывающих большие объемы конфиденциальных или ценных данных, даже одна однобитовая ошибка может иметь катастрофические последствия.Единица, которая должна быть равна нулю, может привести к тому, что число будет сохранено с неправильным десятичным разрядом — то, что вы можете не заметить до некоторого времени.

В конечном итоге это может привести к потере данных, прерыванию обслуживания или хранению и отображению неточной информации. ECC RAM предотвращает эти однобитовые ошибки, обнаруживая и исправляя их, а также обеспечивая надлежащее сохранение данных.

Как работает ОЗУ с ECC

В отличие от обычного ОЗУ, ОЗУ с ECC включает дополнительную микросхему памяти ECC, которая использует сложные алгоритмы для выявления и устранения ошибок.ОЗУ ECC постоянно сканирует данные по мере их обработки системой, используя метод, известный как проверка четности.

ОЗУ ECC добавляет дополнительный бит к каждому байту, называемый битом четности. Бит четности суммирует единицы в байте как четную (0) или нечетную (1) двоичную цифру. Если бит четности не соответствует тому, что было ранее записано для определенного байта, ОЗУ ECC знает, что произошла ошибка. Затем он может использовать сложный код для восстановления исходных неповрежденных данных и, следовательно, исправления ошибки.

ОЗУ с ECC и ОЗУ без ECC

По сравнению с памятью без ECC, память с ECC имеет очевидные преимущества. Благодаря встроенным возможностям исправления ошибок, системы с ОЗУ с ECC имеют гораздо более низкую частоту отказов, чем установки ОЗУ без ECC. На практике это означает меньшее повреждение данных, меньшее количество сбоев и большее время безотказной работы — ключевые цели для приложений, которые обрабатывают пользовательские данные, обеспечивая при этом высокую доступность.

Однако из-за дополнительной обработки, необходимой для микросхем RAM, ECC может иметь небольшое влияние на производительность памяти.Но это вряд ли является серьезной проблемой, поскольку пользователи отдают приоритет минимизации ошибок и максимальному времени безотказной работы, которые обеспечивает оперативная память ECC, даже если она имеет незначительное снижение производительности. Небольшое преимущество в производительности, которое дает память без ECC по сравнению с памятью ECC, перевешивается потенциальные риски возникновения опасной однобитовой ошибки.

Еще одно очевидное различие между ОЗУ с ECC и ОЗУ без ECC — это цена. Из-за своих расширенных функций память ECC стоит дороже, чем обычная оперативная память, и поддерживается только на специализированных (и дорогих) материнских платах и ​​высокопроизводительных серверных процессорах, таких как линейка Intel Xeon.Кроме того, ОЗУ с ECC нельзя комбинировать с ОЗУ без ECC, поэтому, если вам нужны возможности ECC, вам нужно будет заплатить за память ECC на всю систему.

Так стоит ли ECC RAM?

Для критически важных серверных приложений краткий ответ — да. Когда домашний компьютер или ноутбук выходит из строя из-за ошибки, это может расстраивать, но вряд ли это будет иметь серьезные долгосрочные последствия. Но на сервере, обрабатывающем конфиденциальные данные о клиентах или финансовых транзакциях, даже одна ошибка может привести к катастрофе.

Для защиты от финансовых потерь, вызванных повреждением данных, или репутационного ущерба, вызванного простоем в результате сбоя системы, ECC RAM настоятельно рекомендуется для организаций, которые обрабатывают большие объемы данных клиентов в режиме онлайн.

В Fasthosts наши серверы Bare Metal стандартно поставляются с ОЗУ ECC. С сервером Bare Metal вы получаете все преимущества собственного выделенного оборудования в сочетании с функциями нашей новейшей платформы облачного хостинга.

Что такое ОЗУ ECC? — The Geek Pub

Недавно я построил стоечный сервер высотой 1U для своего шкафа домашнего кинотеатра.Вскоре последовали дебаты о том, следует ли мне использовать Core i7 или XEON для моей сборки. Это положило начало второй, но гораздо более гражданской дискуссии о том, важна ли ECC RAM в моей сборке. И быстро стало очевидно, что многие из самопровозглашенных экспертов даже не знали правды о том, что на самом деле делает ECC RAM. Так что же такое ОЗУ ECC?

Перво-наперво. Давайте правильно определим аббревиатуру ECC! Многие в техническом сообществе, даже опытные ветераны, будут называть ECC Error Checking and Correcting RAM.На самом деле это неверно. ECC означает Код исправления ошибок Память.

ECC-память содержит дополнительную микросхему RAM на DIMM вместе с ASIC для обработки и обнаружения ошибок в DIMM. Это очень похоже на RAID 5, используемый на жестких дисках, но реализованный другим способом.

Компьютерные системы постоянно подвергаются воздействию электромагнитных помех. Эти помехи могут исходить от многих источников, таких как космические лучи или даже чешуйчатые компоненты внутри самого ПК.Эта интерференция может иногда приводить к переворачиванию кажущегося случайным битом памяти в DIMM. Это может привести к многочисленным результатам.

Результаты ошибочного переворота битов

• Компьютер может дать сбой — Если перевернутый бит является критическим битом, он может отправить на процессор недопустимую команду, например деление на ноль, что приведет к полному и немедленному сбою компьютера. .
• Компьютер отправил неверные данные. — Если перевернутый бит является частью алгоритма обработки чисел, это может изменить результат вычисления.Например, в банковском деле это может привести к неправильной обработке депозита или снятия средств, что приведет к внесению слишком большого или слишком малого количества денег.
• Незаметное поведение — Если перевернутый бит представляет собой пиксель на экране, он может слегка изменить цвета или полностью выключиться. Во многих случаях никто никогда не узнает об этом, и никакого реального вреда не будет.
• Ничего. — Перевернутый бит на самом деле может не использоваться компьютером, и это не повредит.

ECC RAM по этой причине очень часто используется в бизнес-серверах, особенно в банковских / финансовых или научных случаях, таких как построение траектории спутника. Это ошибочное переключение битов происходит не очень часто и поэтому обычно не считается необходимым для домашних компьютеров. Однако некоторые высокопроизводительные рабочие станции будут использовать ECC. Примером этого является Apple Mac Pro.

Как работает ECC RAM

Итак, я думаю, мы ответили на вопрос «Что такое ECC RAM?» довольно хорошо.Давайте объясним, как это работает!

Как упоминалось ранее, ОЗУ с ECC имеет дополнительную микросхему памяти и ASIC на DIMM, которая действует как микросхема четности и процессор памяти для исправления ошибок. Когда данные записываются в DIMM, ASIC вычисляет бит четности, используя либо коды Хэмминга, либо коды тройной модульной избыточности, в зависимости от производителя. Этот чип создает бит четности для каждого 64-битного слова в стандартных чипах. Когда происходит чтение, этот бит четности снова проверяется, и, если обнаруживается, что он не соответствует, ошибка исправляется до того, как данные уйдут на шину памяти.

Спасибо за внимание, и мы надеемся, что это ответ на вопрос «Что такое ОЗУ с ECC?»!

Что означает ECC?

Исправление ошибки

Вычислительная техника »Общие вычисления

0 ECC

9011 ECC

ECC

Комитет по контролю за развитием

Сообщество »Комитеты

8

10 9010 Академический и научный науки» Физика

10 9010 9010 8

02

Комитет по экологическому контролю

0 Оцените это:

East Central Conference

Sports

Общие сведения о памяти ПК Обзор оперативной памяти, ее типов и функций

RAM — это оперативная память, используемая компьютером во время работы.Это энергозависимая память, и это означает, что при отключении питания данные из нее исчезают. Оперативная память может иметь много типов. Каждый вид лучше предыдущего. Оперативная память для настольных компьютеров и ноутбуков различаются по размеру, причиной является размер, доступный для них на обеих машинах. Оперативная память помогает компьютеру выполнять задачи быстро, но существует распространенное заблуждение, связанное с этим, что оперативная память является единственным фактором, который помогает компьютеру работать очень быстро. В то время как ОЗУ просто помогает ЦП быстро извлекать память, вычисления выполняются самим ЦП.Ниже приведены некоторые характеристики оперативной памяти;

Зная типы ОЗУ:

RAM означает оперативную память. Оперативная память — это одна из памяти, которая существует в компьютере. Следует понимать тот факт, что RAM — это не то же самое, что память жесткого диска или любой другой тип памяти. Причина в том, что оба они измеряются в гигабайтах, поэтому их следует смешивать только потому, что измерения обоих одинаковые. В ОЗУ есть действительно энергозависимая память, и при отключении питания все, что в ней содержится, также исчезает.Но нужно понимать, что до тех пор, пока он меняется и на него постоянно подается питание, он будет поддерживать эту информацию в статической ОЗУ. Основные распространенные типы — динамический и статический. Статический плунжер содержит информацию, пока он подключен к источнику питания. Что касается динамической оперативной памяти, следует знать, что она противоположна статической. Буква S перед SDRAM означает синхронный. Это так, поскольку память синхронизирована с тактовой частотой шины памяти.Кроме того, они должны синхронизироваться вместе в одно и то же время, чтобы данные оставались свежими, а доступ к информации можно было легко получить в памяти. Есть еще кое-что. Неважно, какой тип памяти используется человеком, на самом деле важно то, что нужная память должна быть установлена ​​в правильный слот. Поскольку, если этого не произойдет, оперативная память не поместится, и она может сломаться сама или может повредить слот памяти.
Необходимо понимать следующие типы памяти, которые есть в оперативной памяти;

DDR:

DDR — это самый простой тип оперативной памяти.Теперь он устарел и больше не используется на многих компьютерах и ноутбуках.
Для установки памяти типа DDR нужно проверить, подходит ли она для установки. Затем компьютер следует выключить, чтобы можно было установить память, не опасаясь поражения электрическим током, а также отсоединить провода. Нужно открыть крышку процессора, а затем найти слот для оперативной памяти на материнской плате. Затем он должен осторожно обращаться с воспоминанием и схватить его за оба конца рукой.Он должен освободить зажимы, а затем вдавить в них память. При этом следует быть осторожным, так как есть вероятность, что память может быть повреждена или слот также может быть поврежден тогда в конце. Окончательное давление должно быть приложено к обоим его концам, поэтому убедитесь, что память правильно запечатана.

DDR2:

ОЗУ этого типа сейчас используется в основном в компьютерах. DDR2 — это, по сути, обновленная версия DDR. Это в основном двойная скорость передачи данных двух SDRAM. С ним также связаны некоторые улучшения.Пользователь должен знать, что он может справиться с еще большим количеством помех, поскольку в него встроены буферы. Поскольку он был вдвое быстрее, чем традиционный DDR, пользователи отдали ему больше предпочтений. Кроме того, установка этой детали практически такая же, как и у DDR.
То же явление, что и при установке DDR, используется и здесь. Сначала нужно понять, нужна ли ему память DDR. Затем следует поискать слот памяти на материнской плате.Может случиться так, что он не может найти слот памяти. Тогда некоторые модули придется удалить, чтобы установить память. Возможно, потребуется удалить удлинительные провода или некоторые кабели, чтобы можно было легко получить доступ. Затем ОЗУ следует вставить в слот и аккуратно закрыть, но убедившись, что он был закрыт должным образом.

DDR3:

DDR 3 можно найти в последних версиях ноутбуков и ПК.