Ddr3 википедия: DDR3 SDRAM — DDR3 SDRAM

DDR3 SDRAM — DDR3 SDRAM

Третье поколение синхронной динамической памяти с произвольным доступом с двойной скоростью передачи данных

Эта статья о оперативной памяти компьютера. Для графической памяти см. GDDR3 . О мобильной памяти см. LPDDR3 . Для видеоигры см. Dance Dance Revolution 3rdMix .

Синхронная динамическая память с произвольным доступом с двойной скоростью 3 , официально сокращенно DDR3 SDRAM , представляет собой тип синхронной динамической памяти с произвольным доступом (SDRAM) с интерфейсом с высокой пропускной способностью (« удвоенная скорость передачи данных »), которая используется с 2007 года. Это высокоскоростной преемник DDR и DDR2 и предшественник микросхем синхронной динамической памяти с произвольным доступом (SDRAM) DDR4 . DDR3 SDRAM не является ни прямой, ни обратной совместимой с любым предыдущим типом оперативной памяти (ОЗУ) из-за различных сигнальных напряжений, таймингов и других факторов.

DDR3 — это спецификация интерфейса DRAM. Фактические массивы DRAM, в которых хранятся данные, аналогичны более ранним типам с аналогичной производительностью. Основным преимуществом DDR3 SDRAM по сравнению с ее непосредственным предшественником, DDR2 SDRAM, является ее способность передавать данные с удвоенной скоростью (в восемь раз быстрее, чем ее массивы внутренней памяти), что обеспечивает более высокую пропускную способность или максимальную скорость передачи данных.

Стандарт DDR3 допускает емкость микросхемы DRAM до 8 гигибит (Гибит) и до четырех рангов по 64 бита каждый, что в сумме дает максимум 16  гибибитов (ГиБ) на модуль DDR3 DIMM. Из-за аппаратного ограничения, которое не было исправлено до Ivy Bridge-E в 2013 году, большинство старых процессоров Intel поддерживают только микросхемы объемом до 4 ГБ для модулей DIMM емкостью 8 ГБ (наборы микросхем Intel Core 2 DDR3 поддерживают только до 2 ГБ). Все процессоры AMD правильно поддерживают полную спецификацию модулей DIMM DDR3 объемом 16 Гбайт.

История

В феврале 2005 года компания Samsung представила первый прототип микросхемы памяти DDR3. Samsung сыграла важную роль в разработке и стандартизации DDR3. В мае 2005 года Дези Роден, председатель комитета JEDEC , заявил, что DDR3 разрабатывалась «около 3 лет».

DDR3 был официально запущен в 2007 году, но не ожидалось, что продажи превысят объем продаж DDR2 до конца 2009 года или, возможно, в начале 2010 года, по словам стратега Intel Карлоса Вайссенберга, выступавшего в начале их развертывания в августе 2008 года. временные рамки для проникновения на рынке были заявлены на рынке разведке компании DRAMeXchange более год назад в апреле 2007 года и Дези Иннерродны в 2005 году) является основной движущей силой возросшего использования DDR3 были новый Core i7 процессоров от Intel и Phenom II процессоров от AMD, оба из которых имеют контроллеры внутренней памяти: первый требует DDR3, второй рекомендует. В январе 2009 года IDC заявила, что продажи DDR3 составят 29% от общего количества проданных модулей DRAM в 2009 году, а к 2011 году вырастут до 72%.

Преемник

В сентябре 2012 года JEDEC выпустила окончательную спецификацию DDR4. Основные преимущества DDR4 по сравнению с DDR3 включают более высокий стандартизованный диапазон тактовых частот и скоростей передачи данных, а также значительно более низкое напряжение .

Технические характеристики

Обзор

Настольные ПК (DIMM)

Ноутбуки и трансформируемые ПК (SO-DIMM)

По сравнению с памятью DDR2 память DDR3 потребляет меньше энергии. Некоторые производители также предлагают использовать транзисторы с двойным затвором для уменьшения утечки тока.

Согласно JEDEC , 1,575 В следует считать абсолютным максимумом, когда первостепенное значение имеет стабильность памяти, например, в серверах или других критически важных устройствах. Кроме того, JEDEC заявляет, что модули памяти должны выдерживать напряжение до 1,80 вольт, прежде чем они будут необратимо повреждены, хотя они не обязаны правильно работать на этом уровне.

Еще одно преимущество — буфер предварительной выборки , который имеет 8 пакетов. Напротив, буфер предварительной выборки DDR2 имеет 4 пакета, а буфер предварительной выборки DDR — 2 пакета. Это преимущество — технология, обеспечивающая скорость передачи данных DDR3.

Модули DDR3 могут передавать данные со скоростью 800–2133  МТ / с, используя как нарастающие, так и спадающие фронты тактовой частоты ввода-вывода 400–1066 МГц . Это в два раза выше скорости передачи данных DDR2 (400–1066 млн транзакций / с при тактовой частоте ввода-вывода 200–533 МГц) и в четыре раза выше скорости передачи данных DDR (200–400 млн операций в секунду при частоте ввода-вывода 100–200 МГц). . Высокопроизводительная графика была первоначальным драйвером таких требований к полосе пропускания, когда требуется передача данных с высокой пропускной способностью между буферами кадров .

Поскольку герц — это мера циклов в секунду, и ни один сигнал не циклически повторяется чаще, чем любая другая передача, описание скорости передачи в единицах МГц технически неверно, хотя и очень распространено. Это также вводит в заблуждение, потому что различные тайминги памяти даны в тактовых циклах, что вдвое меньше скорости передачи данных.

DDR3 действительно использует тот же стандарт электрической сигнализации, что и DDR и DDR2, Stub Series Terminated Logic , хотя и с разным временем и напряжением. В частности, DDR3 использует SSTL_15.

В феврале 2005 года компания Samsung продемонстрировала первый прототип памяти DDR3 объемом 512 Мбайт и пропускной способностью 1,066 Гбит / с . Продукты в виде материнских плат появились на рынке в июне 2007 года на основе Intel «s P35„Bearlake“чипсет с модулями DIMM в полосах частот вплоть до DDR3-1600 (PC3-12800). Intel Core i7 , выпущенный в ноябре 2008 года, подключается напрямую к памяти , а не с помощью чипсета. Процессоры Core i7, i5 и i3 изначально поддерживали только DDR3. AMD «s сокет AM3 Phenom II X4 процессоры, выпущенные в феврале 2009 года, были их первый с поддержкой DDR3 ( в то же время поддерживая DDR2 для обратной совместимости).
  

Двухрядные модули памяти

Двухрядные модули памяти DDR3 (DIMM) имеют 240 контактов и электрически несовместимы с DDR2. Ключевой вырез, расположенный по-разному в модулях DIMM DDR2 и DDR3, предотвращает их случайную замену местами. Мало того, что они по-разному расположены, у DDR2 есть закругленные выемки сбоку, а у модулей DDR3 есть квадратные выемки сбоку. Модули DDR3 SO-DIMM имеют 204 контакта.

Для микроархитектуры Skylake Intel также разработала пакет SO-DIMM под названием UniDIMM , который может использовать чипы DDR3 или DDR4. Тогда встроенный контроллер памяти ЦП может работать с любым из них. Назначение модулей UniDIMM — обеспечить переход от DDR3 к DDR4, где цена и доступность могут сделать желательным переключение типа RAM. Модули UniDIMM имеют те же размеры и количество контактов, что и обычные модули DDR4 SO-DIMM, но выемка расположена по-другому, чтобы избежать случайного использования в несовместимом гнезде DDR4 SO-DIMM.

Задержки

Задержки DDR3 численно выше, потому что тактовые циклы шины ввода-вывода, по которым они измеряются, короче; Фактический временной интервал аналогичен задержкам DDR2, около 10 нс. Есть некоторые улучшения, поскольку DDR3 обычно использует более свежие производственные процессы, но это не напрямую связано с переходом на DDR3.

Задержка CAS (нс) = 1000 × CL (циклы) ÷ тактовая частота (МГц) = 2000 × CL (циклы) ÷ скорость передачи (MT / с)

В то время как типичные задержки для устройства JEDEC DDR2-800 составляли 5-5-5-15 (12,5 нс), некоторые стандартные задержки для устройств JEDEC DDR3 включают 7-7-7-20 для DDR3-1066 (13,125 нс) и 8- 8-8-24 для DDR3-1333 (12 нс).

Как и в случае с памятью предыдущих поколений, более быстрая память DDR3 стала доступна после выпуска начальных версий. Память DDR3-2000 с задержкой 9-9-9-28 (9 нс) была доступна вовремя, чтобы совпасть с выпуском Intel Core i7 в конце 2008 года, в то время как более поздние разработки сделали DDR3-2400 широко доступной (с CL 9-12 циклов = 7,5–10 нс) и скорости до DDR3-3200 (с CL 13 циклов = 8,125 нс).

Потребляемая мощность

Энергопотребление отдельных микросхем SDRAM (или, в дальнейшем, модулей DIMM) зависит от многих факторов, включая скорость, тип использования, напряжение и т. Д. Dell Power Advisor подсчитал, что модули RDIMM ECC DDR1333 объемом 4 ГБ потребляют около 4 Вт каждый. Напротив, более современная основная часть для настольных ПК 8 ГБ, DDR3 / 1600 DIMM, имеет мощность 2,58 Вт, несмотря на то, что она значительно быстрее.

Модули

* необязательный

DDR3-xxx обозначает скорость передачи данных и описывает микросхемы DDR, тогда как PC3-xxxx обозначает теоретическую полосу пропускания (с усеченными двумя последними цифрами) и используется для описания собранных модулей DIMM. Пропускная способность рассчитывается путем умножения количества передач в секунду на восемь. Это связано с тем, что модули памяти DDR3 передают данные по шине шириной 64 бита, а поскольку байт состоит из 8 бит, это равняется 8 байтам данных за одну передачу.

Благодаря двум передачам за такт четырехкратного тактового сигнала 64- битный модуль DDR3 может достигать скорости передачи, в 64 раза превышающей тактовую частоту памяти . При передаче данных по 64 бита за один модуль памяти, DDR3 SDRAM обеспечивает скорость передачи (тактовая частота памяти) × 4 (для умножителя тактовой частоты шины) × 2 (для скорости передачи данных) × 64 (количество переданных битов) / 8. (количество бит в байте). Таким образом, при тактовой частоте памяти 100 МГц DDR3 SDRAM дает максимальную скорость передачи 6400 МБ / с .

Скорость передачи данных (в МП / с ) вдвое превышает тактовую частоту шины ввода-вывода (в МГц ) из-за удвоенной скорости передачи данных памяти DDR. Как объяснялось выше, пропускная способность в МБ / с — это скорость передачи данных, умноженная на восемь.

CL — тактовые циклы задержки CAS между отправкой адреса столбца в память и началом данных в ответ

tRCD — Тактовые циклы между активацией строки и чтением / записью

tRP — Тактовые циклы между предварительной зарядкой строки и активацией

Частоты дробной части обычно округляются в меньшую сторону, но обычно округление до 667 из-за того, что точное число составляет 666⅔ и округляется до ближайшего целого числа. Некоторые производители также округляют до определенной точности или вместо этого округляют в большую сторону. Например, память PC3-10666 может быть указана как PC3-10600 или PC3-10700.

Примечание. Все элементы, перечисленные выше, указаны JEDEC как JESD79-3F. Все скорости передачи данных RAM между этими перечисленными спецификациями или выше не стандартизированы JEDEC — часто это просто оптимизация производителя с использованием микросхем с повышенным допуском или повышенного напряжения. Из этих нестандартных спецификаций самая высокая скорость, о которой сообщалось, по состоянию на май 2010 года была эквивалентна DDR3-2544.

Альтернативное именование: модули DDR3 часто неправильно обозначаются префиксом PC (вместо PC3) по маркетинговым причинам, за которым следует скорость передачи данных. Согласно этому соглашению, PC3-10600 указан как PC1333.

Обнаружение последовательного присутствия

В памяти DDR3 используется последовательное обнаружение присутствия . Обнаружение последовательного присутствия (SPD) — это стандартизированный способ автоматического доступа к информации о модуле памяти компьютера с использованием последовательного интерфейса. Обычно он используется во время самотестирования при включении для автоматической настройки модулей памяти.

Выпуск 4

В версии 4 документа DDR3 Serial Presence Detect (SPD) (SPD4_01_02_11) добавлена ​​поддержка модулей DIMM с уменьшением нагрузки, а также модулей DIMM 16b-SO-DIMM и 32b-SO-DIMM.

Ассоциация твердотельных технологий JEDEC объявила о публикации версии 4 документа DDR3 Serial Presence Detect (SPD) 1 сентября 2011 года.

Расширение XMP

Корпорация Intel официально представила спецификацию eXtreme Memory Profile ( XMP ) 23 марта 2007 года, чтобы дать энтузиастам возможность расширения производительности традиционных спецификаций JEDEC SPD для DDR3 SDRAM.

Варианты

Помимо обозначений полосы пропускания (например, DDR3-800D) и вариантов емкости, модули могут быть одним из следующих:

1. Память ECC , которая имеет дополнительную полосу байтов данных, используемую для исправления мелких ошибок и обнаружения основных ошибок для повышения надежности. Модули с ECC идентифицируются с помощью дополнительного ECC или E в их назначении. Например: «PC3-6400 ECC» или PC3-8500E.
2. Зарегистрированная или буферизованная память , которая улучшает целостность сигнала (и, следовательно, потенциально тактовую частоту и емкость физического слота) за счет электрической буферизации сигналов с помощью регистра за счет дополнительных тактовых импульсов с увеличенной задержкой. Эти модули помечаются дополнительной буквой R в их обозначении, например PC3-6400R.
3. Незарегистрированное (также известное как « небуферизованное ») ОЗУ может быть идентифицировано дополнительным U в обозначении.
4. Модули с полной буферизацией , которые обозначены буквами F или FB и не имеют такого же положения метки, как другие классы. Модули с полной буферизацией нельзя использовать с материнскими платами, предназначенными для зарегистрированных модулей, а различное положение выемки физически препятствует их установке.
5. Модули с уменьшенной нагрузкой , которые обозначены LR и похожи на регистровую / буферизованную память, в том смысле, что модули LRDIMM буферизуют как линии управления, так и линии данных, сохраняя при этом параллельный характер всех сигналов. Таким образом, память LRDIMM обеспечивает большую общую максимальную емкость памяти, одновременно решая некоторые проблемы производительности и энергопотребления памяти FB, вызванные необходимым преобразованием между последовательными и параллельными формами сигналов.

Типы памяти FBDIMM (с полной буферизацией) и LRDIMM (с уменьшенной нагрузкой) предназначены в первую очередь для управления величиной электрического тока, протекающего к микросхемам памяти и от них в любой момент времени. Они несовместимы с зарегистрированной / буферизованной памятью, и материнские платы, которым они необходимы, обычно не поддерживают другие типы памяти.

Расширения DDR3L и DDR3U

Стандарт DDR3L ( DDR3 Low Voltage) — это дополнение к стандарту устройств памяти DDR3 JESD79-3, определяющее устройства низкого напряжения. Стандарт DDR3L составляет 1,35 В и имеет маркировку PC3L для своих модулей. Примеры включают DDR3L ‐ 800 (PC3L-6400), DDR3L ‐ 1066 (PC3L-8500), DDR3L ‐ 1333 (PC3L-10600) и DDR3L ‐ 1600 (PC3L-12800). Память, указанная в спецификациях DDR3L и DDR3U, совместима с исходным стандартом DDR3 и может работать как при более низком напряжении, так и при 1,50 В. Однако устройства, которым явно требуется DDR3L, которые работают при 1,35 В, например системы, использующие мобильные версии четвертого стандарта. процессоры Intel Core поколения несовместимы с памятью DDR3 1,50 В. DDR3L отличается от стандарта мобильной памяти LPDDR3 и несовместима с ним .

Стандарт DDR3U ( DDR3 U ltra Low Voltage) составляет 1,25 В и имеет маркировку PC3U для своих модулей.

Ассоциация твердотельных технологий JEDEC объявила о публикации JEDEC DDR3L 26 июля 2010 г. и DDR3U в октябре 2011 г.

Обзор возможностей

Составные части

• Введение асинхронного вывода RESET
• Поддержка компенсации времени полета на системном уровне
• On — DIMM, совместимая с зеркалом, распиновка DRAM
• Введение CWL (задержка записи CAS) на тактовый лоток
• Встроенный механизм калибровки ввода / вывода
• ЧИТАТЬ и ЗАПИСАТЬ калибровку
• Функция Dynamic ODT (On-Die-Termination) позволяет использовать разные значения завершения для операций чтения и записи.

Модули

• Пролетная шина команд / адреса / управления с оконечной нагрузкой на DIMM
• Прецизионные калибровочные резисторы
• А не имеет обратную совместимость -DDR3 модулей не помещаются в DDR2 розетки; их принуждение может повредить DIMM и / или материнскую плату

Технологические преимущества перед DDR2

• Более высокая пропускная способность, стандартизовано до 2133 млн транзакций в секунду
• Немного улучшенные задержки, измеренные в наносекундах
• Более высокая производительность при низком энергопотреблении (более длительное время автономной работы в ноутбуках)
• Расширенные функции с низким энергопотреблением

Смотрите также

Примечания

Рекомендации

внешняя ссылка

Синхронная динамическая память с произвольным доступом — Synchronous dynamic random-access memory

Тип компьютерной памяти

Модуль памяти SDRAM

Синхронная динамическая память с произвольным доступом ( синхронная динамическая RAM или SDRAM ) — это любая DRAM, работа внешнего интерфейса которой координируется с помощью внешнего тактового сигнала .

В интегральных схемах (ИС) DRAM, выпускаемых с начала 1970-х до начала 1990-х годов, использовался асинхронный интерфейс, в котором входные управляющие сигналы оказывают прямое влияние на внутренние функции, только задерживаясь из-за срабатывания их полупроводниковых каналов. SDRAM имеет синхронный интерфейс, благодаря которому изменения на управляющих входах распознаются по нарастающему фронту его тактового сигнала. В семействах SDRAM, стандартизированных JEDEC , тактовый сигнал управляет пошаговым выполнением внутреннего конечного автомата, который реагирует на входящие команды. Эти команды могут быть конвейеризованы для повышения производительности, при этом ранее запущенные операции завершаются при получении новых команд. Память разделена на несколько равных по размеру, но независимых секций, называемых банками , что позволяет устройству работать с командой доступа к памяти в каждом банке одновременно и ускорять доступ чередующимся образом. Это позволяет SDRAM достичь большего параллелизма и более высоких скоростей передачи данных, чем асинхронные DRAM.

Конвейерная обработка означает, что микросхема может принять новую команду до того, как завершит обработку предыдущей. Для конвейерной записи за командой записи может сразу же следовать другая команда, не дожидаясь записи данных в массив памяти. Для конвейерного чтения запрошенные данные появляются через фиксированное количество тактов (задержка) после команды чтения, в течение которых могут быть отправлены дополнительные команды.

История

Восемь микросхем Hyundai SDRAM в корпусе DIMM PC100 .

Самые ранние DRAM часто синхронизировались с тактовой частотой процессора (тактовая частота) и использовались с ранними процессорами Intel. В середине 1970-х годов DRAM перешли на асинхронную конструкцию, но в 1990-х годах вернулись к синхронной работе.

Первым коммерческим SDRAM был чип памяти Samsung KM48SL2000 , который имел емкость 16 Мбит . Он был произведен компанией Samsung Electronics с использованием процесса изготовления CMOS (дополнительный металл-оксид-полупроводник ) в 1992 году и серийно производился в 1993 году. К 2000 году SDRAM заменил практически все другие типы DRAM в современных компьютерах из-за своей более высокой производительности. .
 

Задержка SDRAM не меньше (быстрее), чем у асинхронной DRAM. Действительно, ранняя SDRAM была несколько медленнее, чем одновременная пакетная EDO DRAM из-за дополнительной логики. Преимущества внутренней буферизации SDRAM заключаются в ее способности чередовать операции с несколькими банками памяти, тем самым увеличивая эффективную полосу пропускания .

Сегодня практически вся SDRAM производится в соответствии со стандартами, установленными JEDEC , ассоциацией электронной промышленности, которая принимает открытые стандарты для облегчения взаимодействия электронных компонентов. JEDEC официально приняла свой первый стандарт SDRAM в 1993 году, а затем приняла другие стандарты SDRAM, в том числе для DDR , DDR2 и DDR3 SDRAM .

SDRAM с двойной скоростью передачи данных , известная как DDR SDRAM , была впервые продемонстрирована Samsung в 1997 году. Samsung выпустила первый коммерческий чип DDR SDRAM (64   Mibit) в июне 1998 года, а вскоре после этого — Hyundai Electronics (ныне SK Hynix ) в том же году.

SDRAM также доступна в зарегистрированных вариантах для систем, требующих большей масштабируемости, таких как серверы и рабочие станции .

Сегодня крупнейшими производителями SDRAM в мире являются: Samsung Electronics , Panasonic , Micron Technology и Hynix .

Время

Есть несколько ограничений на производительность DRAM. Наиболее заметным является время цикла чтения, время между последовательными операциями чтения в открытой строке. Это время уменьшилось с 10 нс для SDRAM 100 МГц до 5 нс для DDR-400, но оставалось относительно неизменным в поколениях DDR2-800 и DDR3-1600. Однако, работая схемой интерфейса на все более высокой кратной основной скорости чтения, достижимая полоса пропускания быстро увеличивается.

Еще одним ограничением является задержка CAS , время между предоставлением адреса столбца и получением соответствующих данных. Опять же, это оставалось относительно постоянным на уровне 10–15 нс в течение нескольких последних поколений DDR SDRAM.

При работе задержка CAS — это определенное количество тактовых циклов, запрограммированное в регистре режима SDRAM и ожидаемое контроллером DRAM. Можно запрограммировать любое значение, но SDRAM не будет работать правильно, если оно будет слишком низким. При более высоких тактовых частотах полезная задержка CAS в тактовых циклах естественным образом увеличивается. 10–15 нс — это 2–3 цикла (CL2–3) тактовой частоты 200 МГц для DDR-400 SDRAM, CL4-6 для DDR2-800 и CL8-12 для DDR3-1600. Более медленные тактовые циклы, естественно, позволят уменьшить количество циклов задержки CAS.

Модули SDRAM имеют свои собственные временные характеристики, которые могут быть медленнее, чем у микросхем модуля. Когда впервые появились микросхемы SDRAM на 100 МГц, некоторые производители продавали модули «100 МГц», которые не могли надежно работать с такой тактовой частотой. В ответ Intel опубликовала стандарт PC100, в котором излагаются требования и рекомендации по производству модуля памяти, который может надежно работать на частоте 100 МГц. Этот стандарт имел широкое влияние, и термин «PC100» быстро стал общим идентификатором для модулей SDRAM 100 МГц, и теперь модули обычно обозначаются номерами с префиксом «PC» (PC66, PC100 или PC133 — хотя фактическое значение чисел изменилось).

Сигналы управления

Все команды синхронизируются относительно нарастающего фронта тактового сигнала. В дополнение к тактовому сигналу есть шесть управляющих сигналов, в основном с активным низким уровнем , которые дискретизируются по переднему фронту тактового сигнала:

• Включение часов CKE . Когда этот сигнал низкий, микросхема ведет себя так, как будто часы остановились. Команды не интерпретируются, и время ожидания команд не истекает. Состояние других линий управления не имеет значения. Действие этого сигнала фактически задерживается на один такт. То есть текущий тактовый цикл выполняется как обычно, но следующий тактовый цикл игнорируется, за исключением повторного тестирования входа CKE. Нормальные операции возобновляются по нарастающему фронту тактового сигнала после того, где CKE имеет высокий уровень выборки. Другими словами, все другие операции с микросхемой синхронизируются относительно нарастающего фронта замаскированных часов. Маскированные тактовые импульсы — это логическое И входных тактовых импульсов и состояние сигнала CKE во время предыдущего нарастающего фронта входных тактовых импульсов.
• Выбор микросхемы CS . Когда этот сигнал высокий, микросхема игнорирует все другие входы (кроме CKE) и действует так, как если бы получена команда NOP.
• Маска данных DQM . (Буква Q появляется потому, что в соответствии с соглашениями цифровой логики линии данных известны как линии «DQ».) При высоком уровне эти сигналы подавляют ввод / вывод данных. При сопровождении записываемых данных данные фактически не записываются в DRAM. Когда устанавливается высокий уровень за два цикла до цикла чтения, считанные данные не выводятся из микросхемы. На микросхему памяти x16 или DIMM приходится одна линия DQM на 8 бит.

Командные сигналы

• RAS , строб адреса строки. Несмотря на название, это не стробоскоп, а просто командный бит. Наряду с CAS и WE выбирает одну из восьми команд.
• CAS , строб адреса столбца. Это тоже не стробоскоп, а командный бит. Наряду с RAS и WE выбирается одна из восьми команд.
• МЫ , пишем enable. Наряду с RAS и CAS , это выбирает одну из восьми команд. Обычно он отличает команды, похожие на чтение, от команд, похожих на запись.

Выбор банка (BAn)

Устройства SDRAM внутренне разделены на два, четыре или восемь независимых внутренних банков данных. От одного до трех входов адреса банка (BA0, BA1 и BA2) используются для выбора банка, на который направлена ​​команда.

Адресация (A10 / An)

Многие команды также используют адрес, представленный на входных контактах адреса. Некоторые команды, которые либо не используют адрес, либо представляют адрес столбца, также используют A10 для выбора вариантов.

Команды

Команды SDR SDRAM определяются следующим образом:

CS	РАН	CAS	МЫ	BA n	A10	А п	Команда
ЧАС	Икс	Икс	Икс	Икс	Икс	Икс	Блокировка команды (нет операции)
L	ЧАС	ЧАС	ЧАС	Икс	Икс	Икс	Нет операции
L	ЧАС	ЧАС	L	Икс	Икс	Икс	Burst terminate: остановить пакетное чтение или пакетную запись в процессе
L	ЧАС	L	ЧАС	банка	L	столбец	Чтение: чтение пакета данных из текущей активной строки
L	ЧАС	L	ЧАС	банка	ЧАС	столбец	Прочтите с автоматической предварительной зарядкой: как указано выше, и предварительную зарядку (закрытый ряд), когда закончите
L	ЧАС	L	L	банка	L	столбец	Запись: записать пакет данных в текущую активную строку
L	ЧАС	L	L	банка	ЧАС	столбец	Напишите с автоматической предварительной зарядкой: как указано выше, и предварительной зарядкой (закрытая строка), когда закончите
L	L	ЧАС	ЧАС	банка	строка		Активный (активировать): открыть строку для команд чтения и записи
L	L	ЧАС	L	банка	L	Икс	Precharge: деактивировать (закрыть) текущую строку выбранного банка
L	L	ЧАС	L	Икс	ЧАС	Икс	Precharge all: отключить (закрыть) текущую строку всех банков
L	L	L	ЧАС	Икс	Икс	Икс	Автообновление: обновите одну строку каждого банка, используя внутренний счетчик. Все банки должны быть предварительно заряжены.
L	L	L	L	0 0	Режим		Регистры режима загрузки: A0 — A9 загружаются для настройки микросхемы DRAM. Наиболее важные настройки — это задержка CAS (2 или 3 цикла) и длина пакета (1, 2, 4 или 8 циклов).

Все поколения SDRAM (SDR и DDRx) используют, по сути, одни и те же команды, с изменениями:

• Дополнительные биты адреса для поддержки более крупных устройств
• Дополнительные биты выбора банка
• Регистры расширенного режима (DDR2 и выше используют 13 бит, A0 – A12)
• Дополнительные регистры расширенного режима (выбираются битами адреса банка)
• DDR2 удаляет команду завершения пакета; DDR3 переназначает его как «калибровка ZQ»
• DDR3 и DDR4 используют A12 во время команды чтения и записи, чтобы указать «пакетное прерывание», передачу данных половинной длины.
• DDR4 изменяет кодировку команды активации. Новый сигнал ACT управляет им, в течение которого другие линии управления используются как биты адреса строки 16, 15 и 14. Когда ACT высокий, другие команды такие же, как указано выше.

Строительство и эксплуатация

Модуль памяти SDRAM, увеличенный

Например, модуль SDRAM DIMM объемом 512 МБ (который содержит 512  МБ ( мебибайт ) = 512 × 2 ²⁰ байтов = 536 870 912 байтов точно) может состоять из восьми или девяти микросхем SDRAM, каждый из которых содержит 512  МБ памяти, и каждый обеспечивая 8-битную ширину DIMM 64- или 72-битной. Типичный чип 512 Mibit SDRAM внутри содержит четыре независимых банка памяти по 16 МБ. Каждый банк представляет собой массив из 8 192 строк по 16 384 бит в каждой. (2048 8-битных столбцов). Банк либо простаивает, либо активен, либо меняется с одного на другой.

Активная команда активирует праздный банк. Он представляет двухбитовый адрес банка (BA0 – BA1) и 13-разрядный адрес строки (A0 – A12) и вызывает чтение этой строки в массив банка всех 16 384 усилителей считывания столбцов. Это также называется «открытием» строки. Эта операция имеет побочный эффект обновления ячеек динамической (емкостной) памяти этой строки.

После того, как строка была активирована или «открыта», для этой строки становятся доступны команды чтения и записи . Для активации требуется минимальное время, называемое задержкой от строки к столбцу, или t _RCD, прежде чем может произойти чтение или запись. На этот раз, округленное до следующего числа, кратного тактовому периоду, указывает минимальное количество циклов ожидания между активной командой и командой чтения или записи . Во время этих циклов ожидания в другие банки могут отправляться дополнительные команды; потому что каждый банк работает полностью независимо.

Для команд чтения и записи требуется адрес столбца. Поскольку каждая микросхема получает доступ к восьми битам данных одновременно, существует 2048 возможных адресов столбцов, поэтому требуется только 11 адресных строк (A0 – A9, A11).

Когда выдается команда чтения , SDRAM будет генерировать соответствующие выходные данные на линиях DQ вовремя для нарастающего фронта тактовых импульсов несколькими тактовыми циклами позже, в зависимости от настроенной задержки CAS. Последующие слова пакета будут воспроизводиться вовремя для последующих нарастающих фронтов тактового сигнала.

Команда записи сопровождается данными, которые должны быть записаны, на линии DQ во время того же нарастающего фронта тактового сигнала. Контроллер памяти обязан гарантировать, что SDRAM не передает считываемые данные на линии DQ в то же время, когда ей необходимо выполнить запись данных на эти линии. Это можно сделать, дождавшись завершения пакета чтения, завершив пакет чтения или используя линию управления DQM.

Когда контроллеру памяти требуется доступ к другой строке, он должен сначала вернуть усилители считывания этого банка в состояние ожидания, готовое к обнаружению следующей строки. Это называется операцией «предварительной зарядки» или «закрытием» строки. Предварительная зарядка может быть задана явным образом или может выполняться автоматически по завершении операции чтения или записи. Опять же, существует минимальное время, задержка предварительной зарядки строки, t _RP , которое должно пройти до того, как эта строка будет полностью «закрыта», и поэтому банк находится в режиме ожидания, чтобы получить еще одну команду активации в этом банке.

Хотя обновление строки является автоматическим побочным эффектом ее активации, для этого существует минимальное время, которое требует минимального времени доступа к строке t Задержка _RAS между активной командой, открывающей строку, и соответствующей командой предварительной зарядки, закрывающей ее. Этот предел обычно затмевается желаемыми командами чтения и записи в строку, поэтому его значение мало влияет на типичную производительность.

Командные взаимодействия

Команда без операции разрешена всегда, в то время как команда регистрации режима загрузки требует, чтобы все банки были в режиме ожидания, и после этого требуется задержка для вступления изменений в силу. Команда автоматического обновления также требует, чтобы все банки были в режиме ожидания, и требуется время цикла обновления t _RFC для возврата микросхемы в состояние ожидания. (Это время обычно равно t _RCD + t _RP .) Единственная другая команда, которая разрешена для холостого банка, — это активная команда. Для этого, как упоминалось выше, требуется t _УЗО, прежде чем строка будет полностью открыта и может принимать команды чтения и записи.

Когда банк открыт, разрешены четыре команды: чтение, запись, завершение пакета и предварительная зарядка. Команды чтения и записи запускают пакеты, которые можно прервать следующими командами.

Прерывание цикла чтения

Команда чтения, завершения пакета или предварительной зарядки может быть подана в любое время после команды чтения и прервет пакет чтения после настроенной задержки CAS. Таким образом, если команда чтения выдается в цикле 0, другая команда чтения выдается в цикле 2, а задержка CAS равна 3, тогда первая команда чтения начнет выдавать данные в течение циклов 3 и 4, затем результаты второго чтения Команда появится начиная с цикла 5.

Если бы команда, выданная в цикле 2, была завершением пакета или предварительной зарядкой активного банка, то во время цикла 5 выходной сигнал не генерировался бы.

Хотя прерывание чтения может быть для любого активного банка, команда предварительной зарядки прервет пакет чтения, только если он относится к тому же банку или всем банкам; команда предварительной зарядки для другого банка не прерывает пакет чтения.

Прерывание пакета чтения командой записи возможно, но сложнее. Это может быть сделано, если сигнал DQM используется для подавления вывода из SDRAM, чтобы контроллер памяти мог передавать данные по линиям DQ в SDRAM вовремя для операции записи. Поскольку влияние DQM на данные чтения задерживается на два цикла, но влияние DQM на данные записи проявляется немедленно, DQM должен быть повышен (для маскировки данных чтения), начиная как минимум за два цикла до команды записи, но должен быть понижен для цикл команды записи (предполагается, что команда записи имеет эффект).

Выполнение этого всего за два тактовых цикла требует тщательного согласования между временем, которое требуется SDRAM для выключения своего выхода на фронте тактового сигнала, и временем, когда данные должны быть предоставлены как входные в SDRAM для записи на следующем фронте тактового сигнала. Если тактовая частота слишком высока, чтобы обеспечить достаточно времени, может потребоваться три цикла.

Если команда чтения включает автоматическую предварительную зарядку, предварительная зарядка начинается в том же цикле, что и команда прерывания.

Пакетный заказ

Современный микропроцессор с кеш-памятью обычно обращается к памяти в единицах строк кэша . Чтобы передать строку кэша 64-байтовой требует восемь последовательных доступов к 64-битной DIMM, которые все могут быть вызваны с помощью одной команды чтения или записи с помощью настройки SDRAM чипы, используя регистр режима, чтобы выполнить восемь слов очередей . Выборка строки кэша обычно запускается при чтении с определенного адреса, и SDRAM позволяет «критическому слову» строки кэша быть переданным первым. («Слово» здесь относится к ширине микросхемы SDRAM или DIMM, которая составляет 64 бита для типичного DIMM.) Микросхемы SDRAM поддерживают два возможных соглашения о порядке следования оставшихся слов в строке кэша.

Пакеты всегда обращаются к выровненному блоку BL последовательных слов, начинающихся с кратного BL. Так, например, пакетный доступ из четырех слов к любому адресу столбца от четырех до семи вернет слова с четвертого по седьмой. Однако порядок зависит от запрошенного адреса и настроенного варианта типа пакета: последовательный или чередующийся. Обычно контроллер памяти требует того или другого. Когда длина пакета составляет один или два, тип пакета не имеет значения. При длине пакета, равной единице, запрашиваемое слово является единственным доступным словом. При длине пакета, равной двум, сначала осуществляется доступ к запрошенному слову, а вторым — к другому слову в выровненном блоке. Это следующее слово, если был указан четный адрес, и предыдущее слово, если был указан нечетный адрес.

Для последовательного пакетного режима доступ к более поздним словам осуществляется в порядке возрастания адресов, возвращаясь к началу блока при достижении конца. Так, например, для длины пакета, равной четырем, и запрашиваемого адреса столбца, равного пяти, слова будут доступны в порядке 5-6-7-4. Если бы длина пакета была восемь, порядок доступа был бы 5-6-7-0-1-2-3-4. Это делается путем добавления счетчика к адресу столбца и игнорирования переносов, превышающих длину пакета. В пакетном режиме с чередованием адрес вычисляется с использованием операции исключающего ИЛИ между счетчиком и адресом. Используя тот же начальный адрес, равный пяти, пакет из четырех слов вернет слова в порядке 5-4-7-6. Пакет из восьми слов будет 5-4-7-6-1-0-3-2. Хотя это больше сбивает с толку людей, это может быть проще реализовать на оборудовании, и Intel предпочитает его из- за своих микропроцессоров.

Если запрошенный адрес столбца находится в начале блока, оба пакетных режима (последовательный и чередующийся) возвращают данные в одной и той же последовательной последовательности 0-1-2-3-4-5-6-7. Разница имеет значение только при извлечении строки кэша из памяти в порядке «первое критическое слово».

Регистр режима

SDRAM с одной скоростью передачи данных имеет один 10-битный регистр программируемого режима. Более поздние стандарты SDRAM с двойной скоростью передачи данных добавляют дополнительные регистры режима, адресация которых осуществляется с помощью контактов адреса банка. Для SDR SDRAM контакты адреса банка и адресные строки A10 и выше игнорируются, но должны быть равны нулю во время записи в регистр режима.

Биты от M9 до M0 представлены в адресных строках с A9 по A0 во время цикла режима загрузки регистра.

• M9: режим серийной записи. Если 0, записи используют длину пакета чтения и режим. Если 1, все записи не пакетные (одно место).
• M8, M7: Рабочий режим. Зарезервировано и должно быть 00.
• M6, M5, M4: задержка CAS. Обычно разрешены только 010 (CL2) и 011 (CL3). Задает количество циклов между командой чтения и выводом данных из микросхемы. Чип имеет фундаментальное ограничение на это значение в наносекундах; во время инициализации контроллер памяти должен использовать свои знания о тактовой частоте, чтобы перевести это ограничение в циклы.
• M3: Взрывной тип. 0 — запрашивает последовательное упорядочение пакетов, а 1 — чередование пакетов.
• M2, M1, M0: длина пакета. Значения 000, 001, 010 и 011 определяют размер пакета из 1, 2, 4 или 8 слов соответственно. Каждое чтение (и запись, если M9 равно 0) будет выполнять такое количество обращений, если оно не будет прервано пакетной остановкой или другой командой. Значение 111 указывает пакет полной строки. Пакет будет продолжаться, пока не будет прерван. Пакеты полной строки разрешены только с типом последовательных пакетов.

Более поздние (с удвоенной скоростью передачи данных) стандарты SDRAM используют больше битов регистра режима и предоставляют дополнительные регистры режима, называемые «регистрами расширенного режима». Номер регистра кодируется на контактах адреса банка во время команды режима загрузки регистра. Например, DDR2 SDRAM имеет 13-битный регистр режима, 13-битный регистр расширенного режима № 1 (EMR1) и 5-битный регистр расширенного режима № 2 (EMR2).

Автообновление

Можно обновить чип RAM, открывая и закрывая (активируя и предварительно заряжая) каждую строку в каждом банке. Однако для упрощения контроллера памяти микросхемы SDRAM поддерживают команду «автоматического обновления», которая выполняет эти операции одновременно с одной строкой в ​​каждом банке. SDRAM также поддерживает внутренний счетчик, который выполняет итерацию по всем возможным строкам. Контроллер памяти должен просто выдавать достаточное количество команд автоматического обновления (по одной на строку, 8192 в примере, который мы использовали) каждый интервал обновления (t _REF = 64 мс — обычное значение). При подаче этой команды все банки должны находиться в режиме ожидания (закрыты, предварительно заряжены).

Режимы низкого энергопотребления

Как уже упоминалось, вход разрешения синхронизации (CKE) может использоваться для эффективной остановки синхросигнала в SDRAM. Вход CKE дискретизируется по каждому переднему фронту тактового сигнала, и если он низкий, следующий передний фронт тактового сигнала игнорируется для всех целей, кроме проверки CKE. Пока CKE низкий, разрешено изменять тактовую частоту или даже полностью останавливать часы.

Если CKE понижается во время выполнения операций SDRAM, он просто «зависает» на месте до тех пор, пока CKE не поднимется снова.

Если SDRAM находится в режиме ожидания (все банки предварительно заряжены, команды не выполняются), когда CKE понижен, SDRAM автоматически переходит в режим пониженного энергопотребления, потребляя минимальную мощность, пока CKE не будет снова повышен. Это не должно длиться дольше максимального интервала обновления t _REF , иначе содержимое памяти может быть потеряно. Законно полностью останавливать часы в это время для дополнительной экономии энергии.

Наконец, если CKE понижается одновременно с отправкой команды автоматического обновления в SDRAM, SDRAM переходит в режим самообновления. Это похоже на отключение питания, но SDRAM использует встроенный таймер для генерации внутренних циклов обновления по мере необходимости. Часы могут быть остановлены в это время. Хотя режим самообновления потребляет немного больше энергии, чем режим отключения питания, он позволяет полностью отключить контроллер памяти, что обычно более чем компенсирует разницу.

SDRAM, предназначенная для устройств с батарейным питанием, предлагает некоторые дополнительные возможности энергосбережения. Один — это обновление в зависимости от температуры; встроенный датчик температуры снижает частоту обновления при более низких температурах, вместо того, чтобы всегда запускать его с частотой наихудшего случая. Другой вариант — выборочное обновление, которое ограничивает самообновление частью массива DRAM. Обновляемая фракция настраивается с помощью регистра расширенного режима. Третий режим , реализованный в Mobile DDR (LPDDR) и LPDDR2, — это режим «глубокого отключения питания», который делает память недействительной и требует полной повторной инициализации для выхода из нее. Это активируется отправкой команды «прекращение пакета» при понижении CKE.

Архитектура предварительной выборки DDR SDRAM

DDR SDRAM использует архитектуру предварительной выборки, чтобы обеспечить быстрый и легкий доступ к нескольким словам данных, расположенным в общей физической строке в памяти.

Архитектура предварительной выборки использует преимущества конкретных характеристик доступа к памяти DRAM. Типичные операции с памятью DRAM включают три фазы: предварительная зарядка битовой строки, доступ к строке, доступ к столбцу. Доступ к строкам — это основа операции чтения, поскольку он включает в себя тщательное обнаружение крошечных сигналов в ячейках памяти DRAM; это самый медленный этап работы памяти. Однако после считывания строки последующие обращения столбцов к той же строке могут быть очень быстрыми, поскольку усилители считывания также действуют как защелки. Для справки, строка устройства DDR3 1 Гбит имеет ширину 2048 бит , поэтому внутренне 2048 бит считываются в 2048 отдельных усилителей считывания во время фазы доступа к строке. Доступ к строке может занять 50 нс , в зависимости от скорости DRAM, тогда как доступ к столбцу из открытой строки составляет менее 10 нс.

Традиционные архитектуры DRAM уже давно поддерживают быстрый доступ столбцов к битам в открытой строке. Для микросхемы памяти шириной 8 бит и строкой шириной 2048 бит доступ к любому из 256 слов данных (2048/8) в строке может быть очень быстрым, при условии, что не происходит промежуточного доступа к другим строкам.

Недостатком более старого метода быстрого доступа к столбцу было то, что новый адрес столбца приходилось отправлять для каждого дополнительного слова данных в строке. Адресная шина должна была работать на той же частоте, что и шина данных. Архитектура предварительной выборки упрощает этот процесс, позволяя одному запросу адреса приводить к нескольким словам данных.

В архитектуре буфера предварительной выборки, когда происходит доступ к памяти к строке, буфер захватывает набор соседних слов данных в строке и считывает их («всплески») в быстрой последовательности на выводах ввода-вывода без необходимости индивидуальные запросы адресов столбцов. Это предполагает, что ЦП хочет, чтобы в памяти находились смежные слова данных, что на практике очень часто имеет место. Например, в DDR1 два соседних слова данных будут считываться из каждого чипа в одном тактовом цикле и помещаться в буфер предварительной выборки. Затем каждое слово будет передаваться по последовательным нарастающим и спадающим фронтам тактового цикла. Точно так же в DDR2 с буфером предварительной выборки 4n четыре последовательных слова данных считываются и помещаются в буфер, в то время как часы, которые в два раза быстрее, чем внутренние часы DDR, передают каждое слово в последовательном нарастающем и спадающем фронте более быстрые внешние часы

Глубину буфера предварительной выборки можно также рассматривать как соотношение между частотой основной памяти и частотой ввода-вывода. В архитектуре с предварительной выборкой 8n (такой как DDR3 ) вводы-выводы будут работать в 8 раз быстрее, чем ядро ​​памяти (каждый доступ к памяти приводит к пакету из 8 слов данных на вводе-выводе). Таким образом, ядро ​​памяти 200 МГц сочетается с модулями ввода-вывода, каждый из которых работает в восемь раз быстрее (1600 мегабит в секунду). Если память имеет 16 операций ввода-вывода, общая полоса пропускания чтения будет составлять 200 МГц x 8 слов данных / доступ x 16 операций ввода-вывода = 25,6 гигабит в секунду (Гбит / с) или 3,2 гигабайта в секунду (ГБ / с). Модули с несколькими микросхемами DRAM могут обеспечить соответственно более высокую пропускную способность.

Каждое поколение SDRAM имеет разный размер буфера предварительной выборки:

• Размер буфера предварительной выборки DDR SDRAM составляет 2n (два слова данных на доступ к памяти)
• Размер буфера предварительной выборки DDR2 SDRAM составляет 4n (четыре слова данных на доступ к памяти)
• Размер буфера предварительной выборки DDR3 SDRAM составляет 8n (восемь слов данных на доступ к памяти)
• Размер буфера предварительной выборки DDR4 SDRAM составляет 8n (восемь слов данных на доступ к памяти)
• Размер буфера предварительной выборки DDR5 SDRAM составляет 8n; есть дополнительный режим 16n

Поколения

Карта функций SDRAM

Тип	Изменения в функциях
SDRAM	V cc = 3,3 В Сигнал: LVTTL
DDR1
DDR2	Доступ составляет ≥4 слов «Burst terminate» удален. 4 блока используются параллельно 1,25 — 5 нс на цикл. Внутренние операции выполняются на 1/2 тактовой частоты. Сигнал: SSTL_18 (1,8 В)
DDR3	Доступ составляет ≥8 слов Сигнал: SSTL_15 (1,5 В) Значительно более длительные задержки CAS
DDR4	V cc ≤ 1,2 В точка-точка (один модуль на канал)

SDR

Звуковая карта Sound Blaster X-Fi Fatality Pro объемом 64 МБ состоит из двух микросхем Micron 48LC32M8A2 SDRAM. Они работают на частоте 133 МГц (период тактовой частоты 7,5 нс) и имеют шины данных шириной 8 бит.

Первоначально известная как SDRAM , SDRAM с одной скоростью передачи данных может принимать одну команду и передавать одно слово данных за такт. Микросхемы изготавливаются с различными размерами шин данных (чаще всего 4, 8 или 16 бит), но микросхемы обычно собираются в 168-контактные модули DIMM, которые считывают или записывают 64 (без ECC) или 72 ( ECC ) бита за раз. .

Использование шины данных сложно и, следовательно, требует сложной схемы контроллера DRAM. Это связано с тем, что данные, записанные в DRAM, должны быть представлены в том же цикле, что и команда записи, но чтение производит вывод через 2 или 3 цикла после команды чтения. Контроллер DRAM должен гарантировать, что шина данных никогда не потребуется для чтения и записи одновременно.

Типичные тактовые частоты SDR SDRAM составляют 66, 100 и 133 МГц (периоды 15, 10 и 7,5 нс), соответственно обозначаемые как PC66, PC100 и PC133. Были доступны тактовые частоты до 200 МГц. Работает при напряжении 3,3 В.

Этот тип SDRAM медленнее, чем варианты DDR, потому что за один такт передается только одно слово данных (одна скорость передачи данных). Но этот тип также быстрее, чем его предшественники, расширенные данные из DRAM (EDO-RAM) и DRAM в быстром страничном режиме (FPM-RAM), которые обычно занимали два или три такта для передачи одного слова данных.

PC66

PC66 — это стандарт внутренней съемной памяти компьютера, определенный JEDEC . PC66 — это синхронная память DRAM, работающая на тактовой частоте 66,66 МГц, на 64-битной шине при напряжении 3,3 В. PC66 доступен в форм-факторах 168-контактного модуля DIMM и 144-контактного модуля SO-DIMM . Теоретическая пропускная способность составляет 533 МБ / с.

Этот стандарт использовался в компьютерах на базе Intel Pentium и AMD K6 . Он также присутствует в Beige Power Mac G3 , ранних версиях iBooks и PowerBook G3 . Он также используется во многих ранних системах Intel Celeron с частотой системной шины 66 МГц . Его заменили стандарты PC100 и PC133.

PC100

Для японского домашнего компьютера см. NEC PC-100 .

DIMM: 168 контактов и две выемки.

PC100 — это стандарт внутренней съемной компьютерной памяти с произвольным доступом , определенный JEDEC . PC100 относится к синхронной памяти DRAM, работающей на тактовой частоте 100 МГц, на шине шириной 64 бита при напряжении 3,3 В. PC100 доступен в форм-факторах 168-контактных модулей DIMM и 144-контактных SO-DIMM . PC100 обратно совместим с PC66 и был заменен стандартом PC133.

Модуль, построенный из микросхем SDRAM 100 МГц, не обязательно может работать на частоте 100 МГц. Стандарт PC100 определяет возможности модуля памяти в целом. PC100 используется во многих старых компьютерах; ПК в конце 1990-х были наиболее распространенными компьютерами с памятью PC100.

PC133

PC133 — это стандарт компьютерной памяти, определенный JEDEC . PC133 относится к SDR SDRAM, работающей с тактовой частотой 133 МГц, на 64-битной шине при напряжении 3,3 В. PC133 доступен в форм-факторах 168-контактных модулей DIMM и 144-контактных SO-DIMM . PC133 — это самый быстрый и последний стандарт SDR SDRAM, когда-либо утвержденный JEDEC, и обеспечивает пропускную способность 1066 МБ в секунду ([133,33 МГц * 64/8] = 1066 МБ / с). PC133 обратно совместим с PC100 и PC66.

DDR

В то время как задержка доступа DRAM в основном ограничивается массивом DRAM, DRAM имеет очень высокую потенциальную полосу пропускания, потому что каждое внутреннее чтение фактически представляет собой строку из многих тысяч бит. Чтобы сделать большую часть этой полосы пропускания доступной для пользователей, был разработан интерфейс с удвоенной скоростью передачи данных. При этом используются те же команды, принимаемые один раз за цикл, но считываются или записываются два слова данных за такт. Интерфейс DDR выполняет это, считывая и записывая данные как по переднему, так и по заднему фронту тактового сигнала. Кроме того, некоторые незначительные изменения в синхронизации интерфейса SDR были сделаны задним числом, а напряжение питания было снижено с 3,3 до 2,5 В. В результате DDR SDRAM не имеет обратной совместимости с SDR SDRAM.

DDR SDRAM (иногда называемая DDR1 для большей ясности) удваивает минимальную единицу чтения или записи; каждый доступ относится как минимум к двум последовательным словам.

Типичные тактовые частоты DDR SDRAM составляют 133, 166 и 200 МГц (7,5, 6 и 5 нс / цикл), обычно называемые DDR-266, DDR-333 и DDR-400 (3,75, 3 и 2,5 нс на бит). Соответствующие 184-контактные модули DIMM известны как PC-2100, PC-2700 и PC-3200. Доступна производительность до DDR-550 (PC-4400).

DDR2

DDR2 SDRAM очень похожа на DDR SDRAM, но снова удваивает минимальную единицу чтения или записи до четырех последовательных слов. Протокол шины также был упрощен, чтобы обеспечить более высокую производительность. (В частности, удалена команда «burst terminate».) Это позволяет удвоить скорость шины SDRAM без увеличения тактовой частоты операций внутренней RAM; вместо этого внутренние операции выполняются в блоках, в четыре раза шире SDRAM. Кроме того, был добавлен дополнительный вывод адреса банка (BA2), позволяющий использовать восемь банков на больших микросхемах RAM.

Типичные тактовые частоты DDR2 SDRAM составляют 200, 266, 333 или 400 МГц (периоды 5, 3,75, 3 и 2,5 нс), обычно называемые DDR2-400, DDR2-533, DDR2-667 и DDR2-800 (периоды 2,5, 1,875, 1,5 и 1,25 нс). Соответствующие 240-контактные модули DIMM известны как от PC2-3200 до PC2-6400. DDR2 SDRAM теперь доступна с тактовой частотой 533 МГц, обычно описываемой как DDR2-1066, а соответствующие модули DIMM известны как PC2-8500 (также называемые PC2-8600 в зависимости от производителя). Доступна производительность до DDR2-1250 (PC2-10000).

Обратите внимание: поскольку внутренние операции выполняются на 1/2 тактовой частоты, память DDR2-400 (внутренняя тактовая частота 100 МГц) имеет несколько более высокую задержку, чем DDR-400 (внутренняя тактовая частота 200 МГц).

DDR3

DDR3 продолжает тенденцию, удваивая минимальную единицу чтения или записи до восьми последовательных слов. Это позволяет еще раз удвоить пропускную способность и скорость внешней шины без изменения тактовой частоты внутренних операций, а только ширины. Чтобы поддерживать 800–1600 M передач / с (оба фронта тактовой частоты 400–800 МГц), внутренний массив RAM должен выполнять 100–200 M выборок в секунду.

Опять же, с каждым удвоением обратная сторона — увеличение задержки . Как и во всех поколениях DDR SDRAM, команды по-прежнему ограничены одним фронтом тактовой частоты, а задержки команд даны в виде тактовых циклов, которые составляют половину скорости обычно указанной скорости передачи ( задержка CAS 8 с DDR3-800 равна 8 / (400 МГц) = 20 нс, точно такая же задержка, как у CAS2 на PC100 SDR SDRAM).

Микросхемы памяти DDR3 производятся на коммерческой основе, и компьютерные системы, в которых они используются, были доступны со второй половины 2007 года, а с 2008 года стали широко использоваться. Первоначальные тактовые частоты составляли 400 и 533 МГц, которые описаны как DDR3-800 и DDR3-1066 (модули PC3-6400 и PC3-8500), но 667 и 800 МГц, описанные как DDR3-1333 и DDR3-1600 (PC3-10600). и модули PC3-12800) стали обычным явлением. Возможна производительность до DDR3-2800 (модули PC3 22400).

DDR4

DDR4 SDRAM является преемником DDR3 SDRAM . Он был представлен на форуме разработчиков Intel в Сан-Франциско в 2008 году и должен был быть выпущен на рынок в 2011 году. Сроки значительно варьировались во время его разработки — первоначально предполагалось, что он будет выпущен в 2012 году, а позднее (в течение 2010 года). будет выпущен в 2015 году, до того как образцы были объявлены в начале 2011 года, и производители начали объявлять, что коммерческое производство и выпуск на рынок ожидается в 2012 году. DDR4 достигла массового распространения на рынке примерно в 2015 году, что сопоставимо с примерно пятью годами, которые потребовались для DDR3, чтобы достичь массового перехода на рынок DDR2.

Чипы DDR4 работают при напряжении 1,2  В или меньше, по сравнению с 1,5 В чипов DDR3, и имеют более 2 миллиардов передач данных в секунду. Ожидается, что они будут введены с частотой 2133 МГц, которая, по оценкам, вырастет до 4266 МГц и снизит напряжение до 1,05 В к 2013 году.

DDR4 не будет снова удваивать внутреннюю ширину предварительной выборки, но будет использовать ту же предварительную выборку 8 n, что и DDR3. Таким образом, потребуется чередование операций чтения из нескольких банков, чтобы обеспечить занятость шины данных.

В феврале 2009 года Samsung проверила 40-нм чипы DRAM, что считается «значительным шагом» на пути к развитию DDR4, поскольку с 2009 года текущие чипы DRAM только начинали переходить на 50-нм техпроцесс. В январе 2011 года Samsung объявила о завершении и выпуске для тестирования модуля DRAM DDR4 объемом 30 нм 2 ГБ ( ГиБ ). Он имеет максимальную пропускную способность 2,13  Гбит / с при 1,2 В, использует технологию псевдо открытого стока и потребляет на 40% меньше энергии, чем аналогичный модуль DDR3.

DDR5

В марте 2017 года JEDEC объявил, что стандарт DDR5 находится в стадии разработки, но не предоставил никаких подробностей, за исключением целей удвоения пропускной способности DDR4, снижения энергопотребления и публикации стандарта в 2018 году. Стандарт был выпущен 14 июля 2020 года.

Неудачные преемники

В дополнение к DDR было предложено несколько других технологий памяти, которые пришли на смену SDR SDRAM.

Rambus DRAM (RDRAM)

RDRAM была запатентованной технологией, которая конкурировала с DDR. Его относительно высокая цена и неутешительная производительность (из-за высоких задержек и узкого 16-битного канала данных по сравнению с 64-битным каналом DDR) привели к тому, что он проиграл гонку за успехом в SDR DRAM.

Синхронная память DRAM (SLDRAM)

SLDRAM отличается более высокой производительностью и конкурирует с RDRAM. Он был разработан в конце 1990-х консорциумом SLDRAM. В консорциум SLDRAM вошли около 20 крупных производителей DRAM и компьютерной индустрии. (Консорциум SLDRAM был зарегистрирован как SLDRAM Inc., а затем изменил свое название на Advanced Memory International, Inc.). SLDRAM был открытым стандартом и не требовал лицензионных сборов. Спецификации предусматривали использование 64-битной шины с тактовой частотой 200, 300 или 400 МГц. Это достигается за счет того, что все сигналы находятся на одной линии, что позволяет избежать времени синхронизации нескольких линий. Как и DDR SDRAM , SLDRAM использует шину с двойной перекачкой, что обеспечивает эффективную скорость 400, 600 или 800  МТ / с .

SLDRAM использовала 11-битную командную шину (10 командных битов CA9: 0 плюс одна строка флага начала команды) для передачи 40-битных командных пакетов на 4 последовательных фронтах дифференциальной командной тактовой частоты (CCLK / CCLK #). В отличие от SDRAM, здесь не было сигналов выбора для каждого кристалла; при сбросе каждой микросхемы был присвоен идентификатор, и команда содержала идентификатор микросхемы, которая должна ее обработать. Данные передавались пакетами из 4 или 8 слов по 18-битной (на чип) шине данных с использованием одного из двух дифференциальных тактовых генераторов (DCLK0 / DCLK0 # и DCLK1 / DCLK1 #). В отличие от стандартной SDRAM, тактовая частота генерируется источником данных (микросхемой SLDRAM в случае операции чтения) и передается в том же направлении, что и данные, что значительно снижает перекос данных. Чтобы избежать необходимости в паузе при изменении источника DCLK, каждая команда указывала, какую пару DCLK она будет использовать.

Базовая команда чтения / записи состояла из (начиная с CA9 первого слова):

• 9 бит идентификатора устройства
• 6 бит команды
• 3 бита адреса банка
• 10 или 11 бит адреса строки
• 5 или 4 бита для расширения строки или столбца
• 7 бит адреса столбца

У отдельных устройств были 8-битные идентификаторы. 9-й бит идентификатора, отправленного в командах, использовался для адресации нескольких устройств. Может быть адресована любая согласованная группа размером с степень двойки. Если переданный msbit был установлен, все младшие биты до младшего бита 0 переданного адреса включительно игнорировались для «это адресовано мне?» целей. (Если бит ID8 фактически считается менее значимым, чем бит ID0, сопоставление адресов одноадресной рассылки становится частным случаем этого шаблона.)

Команда чтения / записи очистила msbit:

• CMD5 = 0
• CMD4 = 1, чтобы открыть (активировать) указанную строку; CMD4 = 0 для использования текущей открытой строки
• CMD3 = 1 для передачи пакета из 8 слов; CMD3 = 0 для пакета из 4 слов
• CMD2 = 1 для записи, CMD2 = 0 для чтения
• CMD1 = 1, чтобы закрыть строку после этого доступа; CMD1 = 0, чтобы оставить его открытым
• CMD0 выбирает пару DCLK для использования (DCLK1 или DCLK0)

Заметным упущением в спецификации было разрешение побайтовой записи; он был разработан для систем с кешами и памятью ECC , которые всегда производят запись в количестве, кратном строке кэша.

Дополнительные команды (с установленным CMD5) открывали и закрывали строки без передачи данных, выполняли операции обновления, считывали или записывали регистры конфигурации и выполняли другие операции обслуживания. Большинство этих команд поддерживали дополнительный 4-битный субидентификатор (отправляемый как 5 бит с использованием той же кодировки с множеством адресатов, что и первичный ID), который можно было использовать для различения устройств, которым был назначен один и тот же первичный ID, поскольку они были подключены в параллельно и всегда читать / писать одновременно.

Было несколько 8-битных регистров управления и 32-битных регистров состояния для управления различными параметрами синхронизации устройства.

Память виртуальных каналов (VCM) SDRAM

VCM был проприетарным типом SDRAM, который был разработан NEC , но выпущен как открытый стандарт без лицензионных сборов. Он совместим по выводам со стандартной SDRAM, но команды другие. Технология была потенциальным конкурентом RDRAM, потому что VCM была не так дорого, как RDRAM. Модуль памяти виртуального канала (VCM) механически и электрически совместим со стандартной SDRAM, поэтому поддержка обоих зависит только от возможностей контроллера памяти . В конце 1990 — х годов, ряд ПК северного моста чипсета (например, популярной VIA KX133 и KT133 ) включала в себя поддержку VCSDRAM.

VCM вставляет кэш SRAM из 16 «канальных» буферов, каждый размером 1/4 строки «сегмент», между строками считывающего усилителя банков DRAM и выводами ввода-вывода данных. Команды «Предварительная выборка» и «Восстановление», уникальные для VCSDRAM, копируют данные между строкой усилителя считывания DRAM и буферами каналов, в то время как эквивалент команд чтения и записи SDRAM определяет номер канала для доступа. Таким образом, чтение и запись могут выполняться независимо от текущего активного состояния массива DRAM, при этом эквивалент четырех полных строк DRAM, «открытых» для доступа одновременно. Это улучшение по сравнению с двумя открытыми рядами, которые возможны в стандартной двухбанковской SDRAM. (На самом деле для некоторых операций используется 17-й «фиктивный канал».)

Для чтения из VCSDRAM после активной команды требуется команда «предварительной выборки» для копирования данных из массива усилителей считывания в SDRAM канала. Эта команда определяет банк, два бита адреса столбца (для выбора сегмента строки) и четыре бита номера канала. Как только это будет выполнено, массив DRAM может быть предварительно заряжен, в то время как команды чтения в буфер канала продолжаются. Для записи сначала данные записываются в буфер канала (обычно предварительно инициализируемый с помощью команды предварительной выборки), затем команда восстановления с теми же параметрами, что и команда предварительной выборки, копирует сегмент данных из канала в массив усилителей считывания.

В отличие от обычной записи SDRAM, которая должна выполняться в активную (открытую) строку, банк VCSDRAM должен быть предварительно заряжен (закрыт) при подаче команды восстановления. Активная команда сразу после команды восстановления указывает строку DRAM, завершает запись в массив DRAM. Кроме того, имеется 17-й «фиктивный канал», который позволяет записывать в текущую открытую строку. Он не может быть прочитан, но может быть предварительно загружен, записан и восстановлен в массиве усилителей считывания.

Хотя обычно сегмент восстанавливается по тому же адресу памяти, из которого он был предварительно выбран, буферы каналов также могут использоваться для очень эффективного копирования или очистки больших выровненных блоков памяти. (Использование сегментов четверти строки обусловлено тем фактом, что ячейки DRAM уже, чем ячейки SRAM. Биты SRAM рассчитаны на четыре бита DRAM в ширину и удобно соединены с одним из четырех битов DRAM, которые они охватывают.) Дополнительные команды осуществляют предварительную выборку пары сегментов в пару каналов, а необязательная команда объединяет предварительную выборку, чтение и предварительную зарядку для уменьшения накладных расходов при случайном чтении.

Выше приведены стандартизированные команды JEDEC. Более ранние чипы не поддерживали фиктивный канал или предварительную выборку пары и использовали другую кодировку для предварительной загрузки.

Как показано здесь, 13-битная адресная шина подходит для устройств до 128 Мбит. Он имеет два банка, каждый из которых содержит 8 192 строк и 8 192 столбца. Таким образом, адреса строк составляют 13 битов, адреса сегментов — два бита, а для выбора одного байта из 2048 бит (256 байтов) в сегменте требуется восемь бит адреса столбца.

ОЗУ синхронной графики (SGRAM)

ОЗУ синхронной графики (SGRAM) — это специализированная форма SDRAM для графических адаптеров. Он разработан для задач, связанных с графикой, таких как память текстур и кадровые буферы , которые есть на видеокартах . Он добавляет такие функции, как битовая маскировка (запись в заданную битовую плоскость без влияния на другие) и блочную запись (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM , SGRAM однопортовый. Однако он может открывать две страницы памяти одновременно, что имитирует двухпортовый характер других технологий видеопамяти.

Самая ранняя известная память SGRAM 8   Мб ( Mibit ) чипы , начиная с 1994 года: в Hitachi HM5283206, введенный в ноябре 1994 года, а также NEC μPD481850, введенный в декабре 1994 Самый ранний известный коммерческий устройства для использования SGRAM является Sony «S PlayStation ( PS) игровая консоль , начиная с японской модели SCPH-5000, выпущенной в декабре 1995 года, с использованием микросхемы NEC µPD481850.

Графика с удвоенной скоростью передачи данных SDRAM (GDDR SDRAM)

SDRAM с удвоенной скоростью передачи данных графики ( GDDR SDRAM ) — это тип специализированной памяти DDR SDRAM, предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от обычных типов DDR SDRAM, таких как DDR3, хотя они используют некоторые основные технологии. Их основные характеристики — более высокие тактовые частоты как ядра DRAM, так и интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для графических процессоров. По состоянию на 2018 год существует шесть последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 и GDDR5X , GDDR6 .

Изначально GDDR была известна как DDR SGRAM. Он был коммерчески представлен как чип памяти на 16 Мбайт компанией Samsung Electronics в 1998 году.
 

Память с высокой пропускной способностью (HBM)

Память с высокой пропускной способностью (HBM) — это высокопроизводительный интерфейс RAM для 3D-стека SDRAM от Samsung , AMD и SK Hynix . Он разработан для использования вместе с высокопроизводительными графическими ускорителями и сетевыми устройствами. Первый чип памяти HBM был произведен SK Hynix в 2013 году.

График

SDRAM

SGRAM и HBM

Смотрите также

Рекомендации

внешние ссылки

Комментарии Видеокарта PCI-E Asus GeForce GTS 250 1024MB 256bit DDR3 [ENGTS250 DK/DI/1GD3] DVI HDMI

владельцу Radeon HD3800, у которого летают все игры, советую купить уже наконец современный монитор вместо старого ЭЛТ и перейти с разрешения 800×600 до уровня 1920×1080.

замена монитора повлечет за собой рассходы на ВК а оно надо? если мона гамать и на 1280х1024

ПОДСКАЖИТЕ СТОИТ ОНА ЭТИХ ДЕНЕГ ХОЧУ ПОСТАВИТЬ НА QUAD Q6600 2.4GHZ 4 GB БП 620 ПЛ P5QD TURBO

Блин она думает дешеветь?=)

PhysX TechnologyЧТО ЭТО? подскажите пожалуйста

VILIS, википедия к вашим услугам
http://ru.wikipedia.org/wiki/PhysX
Я там ошибся, Radeon не 4550, а 4850. )

PCI-E Palit GeForce GTX 260 Sonic 896MB 448bit А ЕСЛИ ЕТУ ПОСТАВИТЬ КАК ОНО БУДЕТ НА QUAD Q6600 2.4GHZ 4GB ОПЕР БП 620W ПЛ P5QD TURBO ПОДСКАЖИТЕ ПОЖАЛУЙСТА ОНА ВИТЬ МОЩЬНЕЕ

Купил такую в декабре, через неделю в играх, на средних настройках, стали появляться маленькие прямоугольники вместо изображения, на ощуп видяха еле тёплая, вентилятор крутиться нормально.

2 Антоним
О, хоть и давно это было, но ты жжош. В драйверах включать сглаживание для ГТА4 ))) Единственный способ получить нормальный АА в игре это ставить мод ENB. АА будет, только вот скорость ((

Шумит как вертолёт

люди подскажите плиз какую видюху лучше брать, чтоб все новые игры шли на максимальных требованиях…. в пределах 4000-5500

1280*1024, не выше — и все пойдут, почти.)

У кого шумит как вертолёт — обновите BIOS. Кулер в простое начинает вращаться медленней.

народ эта карта лучше чем ATI 5750?

<b>MyskyJl<b/>
где-то хуже, где-то лучше
http://www.overclockers.ru/lab/36004_3/Sravnitelnoe_testirovanie_Radeon_HD_5750_5770_4890_i_GeForce_GTX260_GTS250.html#7
http://www.nix.ru/support/rating_dx10.html?id=84525

такая трабла в играх появляются помехи как от мобильника видюху ток купил вот думаю гарантийный ли ето случай ? и шумит зараза ацко даж после обновы бивиса

сбрось обороты кулера через rivatuner

фотки тут часто путают

Только в этом году решился ее поменять,а так верой и правдой 10лет,даже за 1000 продал)))

Взял эту видеокарту, работает вроде нормально,
но подскажите что такое грин-версия, и чем она отличается от обычной.
И обычная это карта или Грин?
Дэн.

а на маме GigaByte GA G41M-ES2H эта видюха норм будит?

Система онлайн тестирования

Для успешного ответа на все вопросы тестирования, пожалуйста, ознакомьтесь с информацией, доступной по ссылкам ниже.

Обозначение материнских плат

Gigabyte использует специальную систему наименования материнских плат. Например, рассмотрим GA-X58-UD3R. Первый сегмент («GA») просто обозначает, что перед нами системная плата производства Gigabyte. Второй сегмент («X58») обозначает чипсет, используемый на плате, в нашем случае это X58(Intel). Третий сегмент («UD3R»)самый информативный и он указывает на то, какие технологии реализованы на плате. Также по нему зачастую можно определить оснащённость платы.

Расшифровка 2-го сегмента:

• E — Технология энергосбережения. Dynamic Energy Saver (DES).Пример: GA-EP45-UD3R
• T — Поддерживает только оперативную память типа DDR3.Пример:GA-EP45T-EXTREME
• C — Поддерживает оперативную память как DDR2, так и DDR3. Пример: GA-EP45C-DS3
• М — Плата формата microATX форм-фактора. Пример: GA-EG41M-ES2L,GA-MA74GM-S2H. (отсутствие этого параметра означает приверженность платы к семейству ATX)
• G — Наличие на плате интегрированного графического ядра(встроенного видео). Пример: GA-MA780G-UD3H
• F — Наличие мультимедийных портов Fire Wire IEEE 1394. Пример: EG41MF-US2H

Расшифровка 3-го сегмента:

• D (Durable) — Указывает на то, что материнская плата использует только твердотельные конденсаторы. Пример: GA-EP45-DS5
• U (Ultra Durable3) — Обозначает, что плата выполнена с применением технологии Ultra Durable 3, основным характерезующим свойством которой является использование удвоенных медных слоёв питания и заземления в печатной плате (PCB).Пример: GA-EX58-UD4
• S2 (smart+safe) — Использование следующих технологий и утилит Gigabyte:HDD S.M.A.R.T.;COM;Xpress Recovery2;DualBIOS Plus;Virtual DualBIOS;BIOS Setting Recovery;PC Health Monitor. Пример:GA-EQ45M-S2
• S3 (smart+safe+speed) — Использование следующих технологий и утилит Gigabyte: Te же, что и в S2. Плюс утилиты для «разгона»: EASY Tune & M.I.T. Пример GA-P31-DS3L
• S4 (smart+safe+speed+silent pipe) — Использование следующих технологий и утилит Gigabyte: Te же, что и в S3,плюс плата оснащена уникальной системой охлаждения из медных трубок — Silent-Pipe. Пример: GA-EP45-DS4
• S5 (smart+safe+speed+silent pipe+CrossFire) — Использование следующих технологий и утилит Gigabyte: Te же, что и в S4, плюс поддержка ATI CrossFire (и/или технологии Nvidia SLI) технологии.Пример:GA-EP45-DS5
• Q6 (Quad Bios, Quad Cooling, Quad E-SATA2, Quad Triple Phase, Quad-Core Optimized, Quad DDR2 Slots) — Оптимизирована для 4-х ядерных процессоров.Пример:GA-EP45-DQ6
• EXTREME — Серия, платы которой используют улучшенное охлаждение, такие как: Silent-Pipe2, Hybrid Silent-Pipe. Последнее даёт возможность использовать как водяного, так и воздушного охлаждения. Платы данной серии позиционируются как платы для работы в режиме разгона и имеющие ряд уникальных инструментов Gigabyte для работы в режиме overclocking. Пример: GA-EX58-EXTREME
• R — Поддержка RAID за счёт Южного моста. Пример: GA-EP45-UD3R.
• H — Поддержка HDMI. Пример: MA-GA785G-UD3H
• L — Упрощенный, «Light» дизайн. Плата может быть оснащена меньшим кол-вом -SATA2 -USB и т.д. портов или упрощенной системой охлаждения. Пример GA-EP43-S3L
• G — Бюджетная версия платы ATX форм-фактора. Например, в GA-EP31-S3G упрощенный встроенный звук по сравнению с GA-EP31-S3L.
• С — Бюджетная версия платы microATX форм-фактора. Например, GA-G31M-ES2C установлен 10/100 mb/s LAN адаптер в отличии от гигабитного в GA-G31M-S2L
• P — Улучшенный «PRO» дизайн. Плата может быть оснащена улучшенной системой охлаждения (Silent Pipe), RAID, дополнительными PCI-Express слотами или SATA2 порты. Пример: GA-EP45-DS3P.

Установленная 32GB ОЗУ и ноутбук не загружается

максимальная память часто для all банки памяти, встроенные. Это будет 4 слота памяти, поэтому 4 x 8 ГБ, тот факт, что ноутбуки часто имеют только 2 слота, не имеет значения.

чтобы объяснить; процессор будет иметь 2 банка памяти и позволит двум DIMM быть на этом банке. Затем они будут использовать линию» chip select » для выбора DIMM в банке. Это позволяет им сократить количество адресных строк, выходящих из процессора, в то же время позволяя использование большего объема памяти.

Если ваш ноутбук имел 4 слота DIMM я ожидал бы, что ваш 32GB работать как 4x8GB, но не обязательно 2x16GB, как не может быть достаточно адресных линий, идущих в слоты DIMM.

чтобы уточнить, что это означает для процессора, претендующего на поддержку 32 ГБ (например, процессор Ivy Bridge), что он, скорее всего, будет поддерживать только 8 ГБ DIMM. Это дает процессору его максимальную оперативную память 32 ГБ в 4 DIMM, и он вряд ли сможет поддерживать 16 ГБ Модули DIMM.

с Википедия: DDR3

стандарт ддр3 позволяет емкости обломока драхмы до 8 гибибитс, и до 4 ряда 64 битов каждого для полного максимума 16 гиб в ддр3 ДИММ. из-за аппаратного ограничения, не зафиксированного до Ivy Bridge-E в 2013 году, большинство старых процессоров Intel поддерживают только до 4 чипов gibibit для 8 гиб DIMM

что цитата продолжает говорить, что AMD поддерживает 16 ГБ DDR3 DIMMs просто штраф.

более новый процессор, такой как Haswell или более поздней версии, процессор, безусловно, сможет поддерживать 16 ГБ DIMM (4 x 16 = 64).

обновление — это объяснение пришло от поставщика:

основная проблема заключается в том, что MRC (memory reference code), который является частью BIOS, не поддерживает модули на основе компонентов DRAM 8 гигабит (модули 16 ГБ состоят из компонентов 8 ГБ).

код MRC считывает SPD-настройки модулей памяти и находит что этот модуль использует драхм-обломоки с емкостью 8гб. Далее он пытается найти настройки для контроллера памяти в таблице, но не может найти никаких записей для чипов 8Gb в таблице.

в результате она падает.

Если MRC-программное обеспечение было изменено-который никто, кажется, в состоянии, как код является собственностью Intel и трудно понять — ваш Ivybridge в конечном итоге может загрузиться.

следующим препятствием является аппаратное ограничение внутри процессора (не может пройти первое препятствие, так что это второе препятствие является теоретическое). Intel сказал оборудование отсутствует в Ivybridge, а также большинство Haswells. Поддержка 16 ГБ на модуль начинается с процессоров 5-го поколения (broadwell).

как узнать модель, тип оперативной памяти

Здравствуйте, сегодня я бы хотел поговорить с вами о том, как узнать модель ОЗУ (оперативной памяти) компьютера, будь то домашний или рабочий ПК, ноутбук или стационарный — не важно. Все перечисленные в этой статье способы так или иначе помогут вам в решении этой проблемы. Поскольку очень часто бывает нужно установить больший объем ОЗУ, либо заменить нерабочую планку, то перед этим сначала нужно узнать — а какая ОЗУ уже стоит в компьютере?

Дело в том, что у оперативной памяти есть три важных параметра: частота, тип конструкции, тайминги. В идеале, если все три параметра новой планки памяти, устанавливаемой в свободный слот (или заместо сгоревшей), будут совпадать. В таком случае вы получите максимальную их производительность и более высокую стабильность работы системы. И хотя установка планок ОЗУ с несколько иными параметрами допускается, иногда такие компьютеры все же «глючат».

Итак, самый простой способ узнать все об оперативной памяти (в том числе ее «тип») — посмотреть на нее. Да, вот так, просто взять и посмотреть на наклейку на самой планке. Но для этого придется разобрать системный блок, а точнее — снять боковую стенку, открутив два крепежных винта, а затем вынуть планку ОЗУ из разъема, отодвинув боковые защелки вниз. В некоторых случаях для вскрытия понадобится отвертка. На самой планке, как правило, встречаются какие-то обозначения, например, как на изображении ниже.

Теперь давайте расшифруем — что же тут написано. 1GB — ничто иное, как объем ОЗУ; 2Rx8 — ранг (rank) модуля памяти, не особо важный параметр, если речь идет о домашнем компьютере, а не о сервере, например. Непосредственно на самой планке не указано — к какому типу оперативного запоминающего устройства она принадлежит (ddr2 или 3), вместо этого обычно можно встретить обозначения такого типа, как на изображении: «PC2-5300S».

PC2 или PC3 — обозначает тип конструкции, то есть DDR2 или DDR3 — соответственно, а через тире указывается пиковая пропускная способность модуля. Если разделить ее числовое значение на 8, можно узнать реальную частоту работы модуля ОЗУ. Причем эта формула работает для всех типов ОЗУ. В нашем случае 5300/8=662,5, похожий результат указан на сайте производителя данной модели ОЗУ, а также на небезызвестном сайте по ссылке ru.wikipedia.org/wiki/DDR_SDRAM.

Если же на самой планке нет никакой другой информации, кроме длинного номера, можете вбить этот номер в поисковик и посмотреть все характеристики. Иногда бывает так, что нет даже номера, либо его не удается прочесть — в таком случае без применения специальных программ не обойтись, ибо стандартными средствами Windows можно узнать лишь объем установленной ОЗУ (даже «тип» узнать не получится).

Предлагаю вам на выбор две программы, на самом деле их гораздо больше, однако не все из них распространяются бесплатно и так полно показывают характеристики модуля оперативной памяти, как это делают «Cpu-z» и «Speccy». Итак, после установки cpu-z необходимо перейти во вкладку «SPD», после чего можем наблюдать следующую картину

В поле «Выбор слота памяти» отображаются все установленные планки ОЗУ вашего компьютера. Как видно, реальная частота планки ОЗУ (той, что на изображении выше) составляет 800 Мгц (6400/8). Теперь по поводу таймингов (задержек). Тайминги позволяют узнать — насколько часто процессор может обращаться к оперативной памяти в единицу времени, а также насколько быстро разные микросхемы планки ОЗУ могут между собой «общаться».

Чем меньше значения таймингов, тем лучше. Однако, если у вашей модели процессора большой кэш второго уровня, то высокие значения таймингов не так сильно скажутся на производительности, поскольку процессору не нужно будет слишком часто обращаться к ОЗУ. В ОЗУ тайминги указываются четырьмя числами (6–6–6–18), каждое из которых характеризует определенную операцию, например первое число означает — «минимальное время между подачей команды на чтение и началом передачи данных».

На мой взгляд тайминги удобнее всего смотреть в «Speccy», тут оно как-то более наглядно, да и в целом программа выдает информацию в гораздо более удобном виде. Просто запускаете программу, затем необходимо перейти в раздел «Оперативная память». Причем, если на вашем ПК установлены 2 или более планки — совершенно не обязательно тайминги у них должны совпадать, система сама выставит тайминги для всех планок по самой медленной из них.

юбилей русской Википедии, культовые контроллеры SandForce второго поколения и первые игровые консоли на x86-железе — Ferra.ru

25 февраля 2010 года в русской Википедии появилась 500-тысячная статья. Сам раздел основали 11 мая 2001 года. На сегодняшний день в отечественной Википедии насчитывается 1 291 845 статей различной тематики. Рубеж в заветный миллион публикаций был преодолен 11 мая 2013 года. Раздел занимает седьмое место, уступая английской, шведской, нидерландской, немецкой, французской и себаунской Википедиям.

25 февраля 2011 года SandForce представила контроллеры второго поколения — так началась эпоха твердотельных накопителей SandForce, продлившаяся больше двух лет. Процессоры для SSD (именно так их называли в SandForce) первыми среди консьюмерских решений вплотную подошли к потолку пропускной способности интерфейса SATA 3.0 (600 Мбайт/с). Твердотельные накопители окончательно стали на голову быстрее жестких дисков.

У SandForce есть свои фанаты и свои ненавистники. Причина — «фирменные» особенности контроллера. Самый распространенный восьмиканальный чип — SF-2281 — встречался в совершенно различных продуктах: от Low- до High-end. Даже сегодня накопители с этим контроллером реально найти в продаже. Например, модель Kingston HyperX FURY. Успешность логики объясняется работой с любыми типами интерфейсов памяти и ее широкой поддержке. SandForce всегда предоставляла готовые прошивки самим разработчикам. В итоге вендор получал практически готовый продукт, который оставалось лишь собрать, упаковать и отгрузить по магазинам. Этим контроллером пользовалась даже Intel. Поэтому нет ничего удивительного в том, что в 2011-м и последующих годах SSD на SF-2281 буквально заполонили рынок запоминающих устройств.

SF-2281 стал одним из первых чипов, который сжимал данные, передавая их в ячейку памяти. Такой алгоритм экономил ресурс SSD. Были и минусы. Скорость работы накопителя заметно менялась от типа обрабатываемых данных (сжимаемые и несжимаемые). В первом случае информация обрабатывалась на пике быстродействия, тогда как над с «сложными» файлами контроллеру приходилось изрядно «попотеть». Плюс скорость накопителей серьезно снижалась при значительной загруженности памяти.

Уже в 2013 году SSD на контроллере SF-2281 проиграли конкуренцию накопителям на чипах Marvell и Samsung.

Аппаратное обеспечение

— поддерживает ли Xeon Harpertown (серия E5400) ECC DDR3?

Можно ли использовать Xeon E5450 с модулями DIMM 8 ГБ (предпочтительно 16 ГБ) из DDR3 Registered Buffered ECC RAM ?

Я проверил страницу спецификации Intel для Xeon E5450

и Википедия

Ни в одной из них явно не упоминается ECC (особенно DDR3 ECC) в отношении Harpertown Xeon. Однако в информационном абзаце упоминается, что набор микросхем Seaburg поддерживает до 128 ГБ ОЗУ.Для этого потребовалось бы 64 модуля DDR2 DIMM по 2 ГБ, и я не могу представить себе материнскую плату с 64 слотами DIMM на ней, поэтому я могу только представить, что это будет DDR3 ….

Когда я смотрю на страницу Википедии о наборах микросхем Xeon (странно, что страница не содержит строки «DDR3» или «DDR4» нигде на всей странице). В нем упоминается, что набор микросхем Seaburg — это FB (что, как я полагаю, означает с полной буферизацией?) DDR2. Спецификация чипсета контроллера памяти Intel 5400 подтверждает, что Seaburg поддерживает DDR2.

Вы могли подумать: «ДЕЛО ЗАКРЫТО, E5450 явно не поддерживает DDR3»… Но это не объясняет, как Я успешно протестировал эти CPU с DDR3 RAM

Я успешно запустил процессоры Xeon E5450 с:

• Различные материнские платы DDR2 для настольных ПК (с разъемом 775, модифицированным для установки 771)

  (принимает 2x DDR2 DIMMS, максимум 4 ГБ ОЗУ вместе, хромой)

–

• Материнская плата Intel Desktop DDR3 (с разъемом 775, модифицированным для установки 771)

  (поддерживает 2 модуля DDR3 DIMM, ограниченных BIOS до 4 ГБ на модуль DIMM, максимум 8 ГБ в совокупности, неполноценный)

–

Почему меня это волнует?

Производительность этих процессоров явно слабая.Однако у меня есть 5 процессоров Xeon E5450, и если я смогу получить подходящие материнские платы DDR3 ECC для них дешево , я, вероятно, смогу найти им хорошее применение в рабочих нагрузках, не требующих интенсивного использования процессора. Например: файловый сервер (требуется много ОЗУ для кеширования), веб-сервер, почтовый сервер, DNS-сервер и т. Д.

Причина, по которой меня интересует эта идея, состоит в том, чтобы минимизировать затраты на создание моего первого избыточного кластера серверов.

Aliexpress предлагает дешевые материнские платы DDR3 Socket 771/775 по цене от 20 до 50 долларов.

Если я не могу использовать приличный объем оперативной памяти DDR3 ECC с этими процессорами, я просто утилизирую их.

Память | HP MicroServer N40L вики

N40L поставляется с установленной оперативной памятью ECC 1 × 2 ГБ. Он принимает до 16 ГБ (2 × 8 ГБ) 240-контактной памяти DDR3 SDRAM 1333 (PC3 10600) RAM [1] [Это относится ко всем Gen7?]

ОЗУ без ECC совместимо, но не рекомендуется для критически важных серверов. Большинство обычных, NAS или домашних серверных систем не требуют ECC RAM. [2]

Поддерживает ли не зарегистрированные (буферизованные) модули. Использование зарегистрированных модулей приведет к тому, что сервер не сможет выполнить POST / загрузку.(‘синий свет’).

Возможность использования двухканальной ОЗУ, что приводит к незначительному увеличению скорости памяти при установке двух одинаковых модулей DIMM. [3]

Убедитесь, что модули ОЗУ не имеют больших радиаторов, выступающих сверху (зазор примерно 40 мм от слота до корпуса).

Известно, что

модулей оперативной памяти работают:

Принимает до 32 ГБ (2 × 16 ГБ).

В отличие от Gen7, требует ECC RAM.

Большинство модулей ECC , совместимых с серверами Gen7, также работают на серверах Gen8, однако нижеуказанные модули специально заявлены для работы на серверах Gen8.

SDRAM DDR3 — Википедия, свободная энциклопедия

Wikipedia todavía no tiene una página llamada «Ddr3 sdram».

Busca Ddr3 sdram en otros proyectos hermanos de Wikipedia:

• Comprueba si имеет escrito el nombre del artículo de forma correa, y que Wikipedia es el lugar donde debería estar la información que buscas.Si el título es righto, a la derecha figuran otros proyectos Wikimedia donde quizás podrías encontrarla.
• Busca «DDR3 SDRAM» en el texto de otras páginas de Wikipedia que ya existen.
• Проконсультируйтесь по списку произведений искусства на «Ddr3 sdram».
• Busca las páginas de Wikipedia que tienen объединяет «DDR3 SDRAM».
• Si ya habías creado la página con este nombre, limpia la caché de tu navegador.
• También puede que la página que buscas haya sido borrada.

Si el artículo incluso así no existe:

• Crea el artículo utilizando nuestro asistente o solicita su creación.
• Puedes traducir este artículo de otras Википедии.
• En Wikipedia únicamente pueden include enciclopédicos y que tengan derechos de autor Compatible con la Licencia Creative Commons Compartir-Igual 3.0. No son válidos textos tomados de otros sitios web o escritos que no cumplan alguna de esas condiciones.
• Ten en cuenta también que:
  • Artículos vacíos o con información minima serán borrados —véase «Википедия: Esbozo» -.
  • Artículos de publicidad y autopromoción serán borrados —véase «Википедия: Lo que Wikipedia no es» -.

Память

— В чем разница между GDDR3 и DDR3?

GDDR3 против DDR3

Память — один из важнейших компонентов любой компьютерной системы. В стандартном компьютере используется много типов памяти.Часто путают два типа памяти: DDR3 и GDDR3. DDR3 (Double Data Rate 3) — это один из типов, который используется для системной памяти, которая является основным хранилищем для процессора. С другой стороны, GDDR3 — это другой тип памяти, а G означает Графика. Этот тип памяти используется в видеокартах для хранения текстур и других графических данных.

Видеокарты

перемещают много данных, и их потребности не такие, как у процессора. Из-за этого графическим картам требуется память, которая намного быстрее, чем то, что на самом деле нужно процессору.GDDR3 удовлетворяет эту потребность, но по гораздо более высокой цене. В то время как объем системной памяти в настоящее время составляет от 4 ГБ и выше, объем графической памяти по-прежнему составляет 1 ГБ или меньше.

Основная причина, по которой GDDR3 работает намного быстрее, — это ее способность выполнять чтение и запись в одном и том же цикле. Это позволяет графической карте перемещать данные намного быстрее, поскольку ей не нужно тратить 2 цикла на чтение памяти и ее замену. Объекты на экране представлены в памяти; когда они перемещаются, соответствующие записи в памяти также перемещаются в разные ячейки памяти.Системная память может не так сильно выиграть от такой возможности, поэтому реализовать те же функции в DDR3 для такого минимального выигрыша, если таковой имеется, довольно дорого.

DDR3 заменяется пользователем. Даже ноутбуки позволяют получить доступ к слотам для карт памяти, чтобы их можно было обновить или заменить. По этой причине DDR3 поставляется в виде стандартизованных модулей с определенной емкостью. Эти модули имеют определенные выемки, чтобы вы по ошибке не вставили модуль DDR3 в слот DDR2 и наоборот.Поскольку GDDR3 приобретаются и используются производителями видеокарт, такими как ATI и NVidia, они поставляются не в модулях, а в виде отдельных микросхем. Затем они припаиваются непосредственно к плате и не подлежат замене.

Резюме:

1.DDR3 — это тип ОЗУ, используемый для системной памяти, а GDDR3 — это тип ОЗУ, используемый для видеокарт.

2. память GDDR3 намного быстрее, чем память DDR3

3. Память GDDR3 дороже памяти DDR3

4. Адреса памяти GDDR3 могут быть прочитаны и записаны одновременно, в то время как адреса памяти DDR3 не могут

5.GDDR3 поставляется в микросхемах, а DDR3 — в модулях

.

Общие сведения об обучении памяти DDR · librecore-org / librecore Wiki · GitHub

Следующее должно помочь понять как электронные, так и программные аспекты обучения контроллеров памяти DDR в librecore. Этот конкретный аспект является одним из самых сложных аспектов современной прошивки и обычно плохо документируется для новичков.

Основы задержки подсистемы

Обычно в электронике мы определяем «задержку» как время приема-передачи через несколько подсистем.В конкретном случае памяти DDR и процессора наша архитектура может выглядеть примерно так:

  + ---------- + ----- + ----- + | `` `` \
 (CPU) <-> | DDR ctrl | phy | I / O | <--- трассировки материнской платы ---> | DRAM |
             + ---------- + ----- + ----- + | .... /
             \ ,, область фокусировки ,, /
              \ ___________________ /
  

Можно считать, что взаимосвязь между командой ЦП и контроллеров занимает X циклов, в то время как от контроллера до физического требуется Y циклов, в то время как путь ввода-вывода находится в области наносекунд.Очевидно, что у платы есть своя собственная задержка. После всех этих совокупных задержек существует путь ответа Y ‘и X’, который не обязательно должен совпадать с Y и X. Следовательно, существует ряд задержек, которые следует учитывать в подсистеме в целом.

Кроме того, Контроллер не должен отправлять данные по порядку, поскольку Контроллеры пытаются оптимизировать использование шины, так что на шине всегда есть трафик. Следовательно, вы должны учитывать как «оптимальный случай», так и «средний случай» при рассмотрении задержки данного тестового шаблона или задержки серии тестовых шаблонов соответственно.Естественно, существует задержка «наихудшего случая», которую мы можем допустить на всем пути.

Задержка DDR

Задержка DDR — это время, в течение которого контроллер памяти (MC) должен ждать между запросом данных и фактической доставкой данных. Он также известен как задержка строба адреса столбца (CAS) или просто CL. Значение CL обычно выражается в тактах. Например, DIMM с CL3 подразумевает, что контроллер памяти должен ждать три тактовых цикла, пока данные не будут доставлены после выполнения запроса.| |
| | <--- CL -----> | && |
+ ———————> Выход данных (CL3)
|

Обратите внимание, что задержки выше для DDR3> DDR2> DDR и поэтому имеют дополнительный параметр, называемый Additional Latency (AL). Тогда общая задержка будет CL + AL. К счастью, AL почти всегда равен AL0. Это означает, что DDR2-800 CL5 DIMM будет меньше задерживать (т.е. быстрее) для начала доставки данных, чем DDR3-800 CL7 DIMM. Однако, поскольку оба являются памятью «800 МГц», оба обеспечивают одинаковую максимальную теоретическую скорость передачи (6400 МБ / с).

При сравнении модулей DIMM с разными тактовыми частотами вам нужно провести некоторую математику, чтобы иметь возможность сравнивать задержки. Обратите внимание, что мы говорим о «тактовых циклах». Когда часы выше, каждый тактовый цикл короче (т. Е. Более короткий период).

Обнаружение последовательного присутствия (SPD)

… объясните, как это работает …

Архитектура DDR 2n-Prefetch

Динамическая память хранит данные внутри массива крошечных конденсаторов. Память DDR передает два бита данных за такт из массива памяти во внутренний буфер ввода-вывода памяти.Это называется 2-битной предварительной выборкой. На DDR2 этот внутренний канал данных был увеличен до четырех бит, а на DDR3 он снова был увеличен до восьми бит. На самом деле это уловка, которая позволяет DDR3 работать с более высокими тактовыми частотами, чем DDR2, и DDR2 с более высокими тактовыми частотами, чем DDR.

Тактовые частоты, о которых мы до сих пор говорили, — это тактовые частоты во «внешнем мире», то есть на интерфейсе ввода-вывода из памяти, где происходит связь между памятью и контроллером памяти. Однако внутренне память работает немного иначе.

Для производителя DRAM предварительная выборка 2n означает, что ширина внутренней шины данных может быть вдвое больше ширины внешней шины данных, и поэтому частота доступа к внутреннему столбцу может составлять половину скорости передачи внешних данных.

То есть для каждого отдельного цикла доступа для чтения, внутреннего по отношению к устройству, предоставляются два внешних слова данных, как показано:
Упрощенная блок-схема 2n-Prefetch (чтение)

  F + ------------ + n-бит
 г + ----> | n-битные данные | `\ data /`.(DQS)
 o 2n-битный | | Зарегистрироваться | \ / + ----------- + [n-битные данные + DQS]
 m ---- / - / - + + ------------ + + ---- `----> | D0 MUX | `.
            | + ----.----> | D1 C Q | ---- / --- |> - Все DQ и DQS
 R | + ------------ + / \ + ------ | ---- + выходы.
 A + ----> | n-битные данные | / n-бит \ `--- Clkd
 М сердечник. | Регистр | `данные`. (DQS)
                  + ------------ +
  

Точно так же два внешних слова данных, записываемых в устройство, внутренне объединяются и записываются за один внутренний доступ, как показано:
Упрощенная блок-схема 2n-Prefetch (запись)

  + ----------- +
 DQ0-DQi ---- |> -.-----> | D Q | `\ n-битные данные
                 | | | \ .____.
                 | | n-битный | |
                 | + --- |> Рег. Данных | |
                 | | + ----------- + |
                 | | n-битный |
                 | | + ----------- + data `\ + ----------- + 2n-битные данные
                 + - | -> | D Q | `--- / ----- + ---> | D Q | .-- / - В DRAM
                    | | | | 2n-битный | Основной.| | n-битный | | Рег. Данных |
 DQS -------- |> ----- + - o |> Регистр данных | + --- |> |
                        + ----------- + | + ----------- +
                                             СК. |
  

Основы сигнализации

Система DDR состоит из двух основных блоков: контроллера DDR и самих модулей DIMM. Эти два блока соединены на материнской плате дорожками, образующими определенные линии данных.

Эти строки данных имеют следующие названия:

подключен следующим образом:

  + ---------- + + --------- +
  | D C | <----- CA ------> | D M |
  | D O | <----- CLK -----> | I O |
  | R N | | M D |
  | T | <----- DQ ------> | M U |
  | R | <----- DQS -----> | L |
  | Л. | | E. |
  + ---------- + + --------- +
  

Обычно интерфейс DDR представляет собой широкий параллельный интерфейс и имеет три важных момента времени; ‘CA’ (адрес команды) выбирается ‘CLK’ (часы), ‘DQ’ (данные) выбирается ‘DQS’ (строб данных) и, наконец, ‘CLK’ и ‘DQS’ выравниваются так, чтобы пересечение домена между CLK и DQS происходит правильно.

Чтобы сделать все эти тайминги оптимальными, были введены различные режимы обучения, которые помогают оптимизировать все тайминги.

В DDR2 есть несколько примеров;

• Калибровка OCD или автоматическая версия, калибровка ZQ.
• Обучение RD (чтение шаблона обучения) для выравнивания DTS / DQ.
• Обучение CA, чтобы позволить хосту настроить отношения CA.

Пролетная топология

Для лучшего качества сигнала при более высоких скоростях DDR3 использует так называемую архитектуру «Fly-by» для команд, адресов и сигналов синхронизации.Это эффективно уменьшило количество заглушек и длину сигнализации от архитектуры DDR2 T-Branch к более элегантной и простой конструкции.

Топология Fly-by обычно соединяет микросхемы DRAM на модуле памяти последовательно, а в конце линейного соединения находится заземленная оконечная точка, которая поглощает остаточные сигналы, чтобы предотвратить их обратное отражение по шине.

В DDR3 была введена топология обхода, как показано;

  [модули DRAM]
 .| | | | | | |
  \ __ | ____ | ____ | ____ | ____ | ____ | __. <
     | | | | | |
      \ \ \ / / /
       ..... (DQ + DQS) .....
  

Несмотря на преимущества топологии Fly-by, существует дополнительная сложность; последовательное соединение шины Command-Address-Clock с DRAM в режиме Fly-by вызовет увеличение тактового разброса с шиной данных на каждой DRAM на линии. Короче говоря, сигналы шины Command-Address-Clock проходят по линии с увеличивающейся задержкой.Чтобы согласовать CLK с DQS, был введен алгоритм обучения WL (выравнивание записи).

В DDR4 было введено обучение 'WR' (запись), чтобы попытаться согласовать запись DQS, поступающую в DRAM. Также была представлена ​​«CBT» (Обучение командной шине).

Определения

Интерфейс DDR PHY (DFI)

Интерфейс DDR PHY (DFI) - это протокол интерфейса, который определяет связь между контроллером памяти DDR (MC) и физическим интерфейсом DDR (PHY) для устройств памяти DDR.Протокол определяет сигналы, отношения сигналов и временные параметры, необходимые для передачи управляющей информации, чтения и записи данных в устройства DRAM и от них через DFI. Этот интерфейс не включает в себя все функции MC или PHY, и при этом он не
любые ограничения на то, как PHY или MC взаимодействуют с другими аспектами системы, такими как DFT, другие возможности калибровки системы или другие сигналы, которые могут существовать между MC и PHY для конкретной реализации.

Обнаружение последовательного присутствия (SPD)

Некоторые модули памяти припаяны к материнской плате как часть оборудования. Эта конфигурация является фиксированной, и поэтому контроллер памяти имеет фиксированную конфигурацию. Однако большинство модулей DIMM не являются частью самой платы, т.е.они добавляются позже в виде модуля с разъемами. Это означает, что MC не может заранее знать, какой тип DIMM подключен во время загрузки, и не знает, как инициализировать DIMM, поскольку все DIMM имеют разные электрические параметры.Эта проблема решается наличием отдельной миниатюрной EEPROM на каждом модуле DIMM.

  + --------------------------- +
 | + ------------ + |
 | DIMM | СПД EEPROM | |
 | + ---- || ------ + |
 | - |||| --------- || ---------- |
{|||| || }
| --- |||| --------- || ----------- |
| |||| || DIMM X |
| |||| || РОЗЕТКА |
+ --- |||| --------- || ----------- +
    |||| ||
(Сигналы DDR) (SMBUS) Адрес 0xYY
  

SPD EEPROM хранит электрические параметры DIMM, обычно сжатые до 256 байт.EEPROM SPD доступен через SMBus, который является вариантом двухпроводного протокола I2C. В I2C есть одна линия данных и одна для часов. EEPROM имеет три дополнительных контакта (SA0-2), которые определяют слот посредством уникального адреса в диапазоне 0x5 [0..7].

Каждое поколение DDR определяет свой собственный макет содержимого SPD, который можно найти в соответствующей документации JEDEC, или же Википедия дает хорошее резюме каждого макета. Кроме того, вы можете запросить данные SPD с помощью команды decode-dimms в GNU / Linux из пакета i2c-tools.

Конфигурация для конкретного оборудования

Из-за того, что каждая целевая плата имеет разные физические электронные характеристики, задержки подсистемы будут сильно различаться, поэтому каждая цель должна рассматриваться со своим собственным набором проблем. Шаги, необходимые для инициализации памяти, включают общую последовательность команд согласно соответствующему стандарту JEDEC (DDR2 / 3/4), но фактические требуемые команды различаются от одного контроллера памяти к другому из-за аппаратной реализации.

Рекомендуемая литература

Архитектура ЦП

- Цель скремблирования данных

В статье Википедии заявлено:

Контроллеры памяти

, также интегрированные в некоторые процессоры Intel Core
обеспечить скремблирование памяти как функцию, которая превращает пользовательские данные, записанные в
основная память в псевдослучайные шаблоны.[6] [7] Таким образом, память
скремблирование предотвращает криминалистический и обратный инженерный анализ на основе
Остаточность данных DRAM за счет эффективной визуализации различных типов холода
загрузочные атаки неэффективны. Однако эта функция была разработана для
устранять электрические проблемы, связанные с DRAM, а не препятствовать безопасности
проблемы, поэтому он не может быть строго криптографически безопасным. [8]

Однако я думаю, что это утверждение несколько вводит в заблуждение, поскольку подразумевает, что целью скремблирования данных является предотвращение обратного проектирования.Фактически, процитированные источники (перечисленные в цитате как [6] [7]) говорят следующее:

Контроллер памяти включает функцию скремблирования данных DDR3 для
минимизировать влияние чрезмерного di / dt на виртуальные платформы DDR3 платформы из-за
последовательные единицы и нули на шине данных. Прошлый опыт показал
что трафик на шине данных не случайный и может иметь энергию
концентрируется на определенных спектральных гармониках, создавая высокие di / dt, которые
обычно ограничивается шаблонами данных, которые вызывают резонанс между
индуктивность корпуса и емкости на кристалле.В результате
контроллер памяти использует функцию скремблирования данных для создания
псевдослучайные шаблоны на шине данных DDR3, чтобы уменьшить влияние
любые чрезмерные di / dt.

В основном цель скремблирования - ограничить колебания в потребляемом токе, который используется на шине данных DRAM. В цитируемом источнике нет ничего, что могло бы подтвердить заявление о том, что он предназначен для предотвращения обратного проектирования, хотя я полагаю, что разумно предположить, что это может затруднить обратное проектирование.Я не специалист в этой области, поэтому не знаю наверняка.

Я отредактировал статью в Википедии, чтобы удалить утверждение о ненадлежащем источнике. Хотя я полагаю, что кто-то мог бы добавить его обратно, но если так, надеюсь, они могут предоставить лучший источник.

Факты о оперативной памяти для детей

Память DDR3 RAM для ноутбуков

Оперативная память (или просто RAM ) - это память или хранилище информации в компьютере, которое используется для хранения запущенных программ и данных для программ.Данные (информация) в ОЗУ можно быстро читать и записывать в любом порядке. Обычно оперативная память представлена ​​в виде компьютерных микросхем. Обычно содержимое ОЗУ доступно быстрее, чем другие типы хранилищ информации, но теряется каждый раз при выключении компьютера. Энергонезависимая память с произвольным доступом (NVRAM) хранит данные без использования энергии, что дороже, но работает медленнее, поэтому используется в меньших количествах.

С конца 20 века в оперативной памяти для хранения данных используются транзисторы, обычно полевые МОП-транзисторы.До этого магнитная память была обычной.

Различные типы RAM

Динамическая память с произвольным доступом (DRAM) используется в большинстве компьютеров. Современные компьютеры используют несколько типов DRAM. До 2002 года большинство компьютеров использовали ОЗУ с одинарной скоростью передачи данных (SDR). Большинство компьютеров, выпущенных с тех пор, используют оперативную память DDR2, DDR3 или DDR4 с двойной скоростью передачи данных. Более поздние типы позволяют перемещать и использовать сохраненные данные быстрее, так что процессор компьютера может продолжать работать быстро, не дожидаясь данных так долго или так часто.

Различные типы ОЗУ обычно не могут работать вместе на одном компьютере. Большинство компьютеров могут использовать только один вид оперативной памяти. Некоторые могут использовать небольшое количество разных видов. Различные типы RAM часто имеют разъемы разной формы. Это ограничивает, какие микросхемы ОЗУ может использовать конкретная модель компьютера.

Статическому ОЗУ (SRAM) требуется питание для хранения данных, но компьютер не должен быть активным. Некоторые микросхемы SRAM имеют батарейное питание. Этот тип имеет встроенную батарею, чтобы гарантировать, что никакие данные не будут потеряны, если компьютер выключен.Некоторые компьютеры имеют немного SRAM и в основном DRAM.

Другое использование RAM

RAM обычно используется для хранения информации о запущенных программах внутри компьютеров. ОЗУ также можно использовать для разных целей.

Виртуальная память

Используя виртуальную память, компьютер может объединить постоянное хранилище с оперативной памятью для создания большего пула хранилища.